Устройство для деления в избыточном коде

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРеспу блин О 9) Я 4 фЙЯьяу НИЕ ИЗОБРЕТЕН ескии оробков СССР975.ССР1984. относится к област хники и может быть ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ К АВТОРСКОМУ СВИДЕТЕЛЬС(56) Авторское свидетельствоУ 580544, кл. С 06 Р 7/52,Авторское свидетельство СУ 1206770, кл. С 06 Е 7/49,(54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ В ИЗБТОЧНОМ КОДЕ(57) Изобретениевычислительной те использовано в специализированныхпроцессорах. Целью изобретения является сокращение аппаратурных затратПоставленная цель достигается тем,что устройство для деления в избыточном коде содержащее регистры делимого, делителя и частного, блокумножения на два, первый преобразо-.ватель в обратный код, два сумматора, две схемы сравнения знаков, дватриггера, два элемента задержки,три элемента И и узел формированиячастного, содержит третий сумматор,второй преобразователь в обратныйкод, семь триггеров, семь элементо.задержки. 2 ил.1 1280612Изобретение относится к вычисли- Ртельной технике и может быть исполь- фзовано при конструировании и разработке специализированных и универ- нсальных процессоров, 5Целью изобретения является сокра- нщение аппаратурных затрат. нНа фиг.1 представлена схема уст- пройства для деления в избыточномкоде, на фиг.2 - схема узла форми трования частного, РУстройство для деления в избыточ- гном коде (фиг.1) содержит вход 1 Рделителя устройства, регистр 2 де- Плителя, элементы 3-5 задержки, пре бобразователь 6 в обратный код, схе- дму 7 сравнения знаков, триггер 8,сумматор 9, блок 10 умножения на .тдва, триггер 11, элемент ИЛИ 12, Цтриггер 13, элемент 14 задержки, 20вход 15 сброса устройства, схему д16 сравнепия знаков, элемент 17 за" Рдержки, преобразователь 18 в обрат. (ный код, регистр 19 делимого, вход20 делимого устройства, сумматор 21,нэлемент 22 задержки, элемент ИЛИ 23, нэлемент 24 задержки, триггеры 25 и 326, вход 27 сброса устройства, триг- нгер 28, тактовый вход 29 устройства тэлемент ИЛИ 30, элемент 31 задерж н1ки, триггеры 32 и 33, тактовый вход 134 устройства, триггер 35, тактовыйвход 36 устройства, узел 37 формирования частного, элемент 38 задержки,сумматор 39, регистр 40 частного и 35 фвыход 41 частного устройства.Узел 37 формирования частного Р(фиг.2) содержит элементы И 42-44и элементы ИЛИ 45 и 46,Регистр 2 делителя представляет40собой последовательный (п + 3)-разврядный четверичный регистр для записи и хранения последовательных четверичных,чисел.Элементы 3 и 5 задержки - однотактные четверичные элементы задержки, состоящие из трех обычных двоичных однотактных элементов задержки.Элемент 4 задержки представляет со- дбой пятитактный четверичный элементзадержки. Установка в единицу триггеров . 11, 26, 32 и 33 происходит при пода" че единичных значений на их первый 55 и второй единичные входы. Преобразователь 6 в обратный код производит изменение знака на противоположный при единичном значении на входе Раз 2ешения преобразования, передача инормации через преобразователь бапрещается при единичном значенииа входе блокировки. Преобразователь0 в обратный код производит изменеие знака на противоположный при едиичном значении на входе разрешенияреобразования, Регистр 19 служитдля хранения делимого и текущего осатка и представляет собой (г. - 3)азрядный четверичный регистр. Реистр 40 представляет собой п-разядный четверичный регистр сдвига.о завершении деления частное можетыть считано в последовательном кое на выход 41 устройства,Цикл деления занимает п + 3 така, из которых и + 2 такта - информаионные и один - служебный, Информа,ионные такты используются для переачи и обработки чисел старшимиазрядами вперед, служебный тактп + 3) - для управления.Сигнал на вход 15 подается передачалом операции. Например, его можо подать в такте (и + 3) в циклеаписи делителя в регистр 2, Сигнала вход 27 поступает в служебномакте (и + 3) каждого. цикла. Сигнала вход 29 поступает в последнемформационном такте (и + 2) каждоо цикла. Сигнал на вход 34 постуает в тактах с четвертого по шестой.игнал на входе 36 имеет переднийронт на границе шестого и седьмогоактов. Например, можно иметь егоавным единице в течение седьмогоакта,Величина задержки элементов 14,4 и 3 1 выбирается не менее пятиремен срабатывания триггера, но неолее одного такта.Устройство для деления в избыточом коде работает следуюшим обраом.Делимое, делитель и частное предтавлены в избыточном четверичномоде, цифры которого кодируются слеующим образом:0 - 000 111.+3 - 011Остальные коды - запретные, т.е.ыетверичная цифра представляется ввиде двоичной триады, старший разряд которой кодирует знак цифры,второй и первый разряды - саму цифру, Перед началом деления делитель3 12806записывается с входа 1 в регистр 2и в течение всей операции хранитсяв этом регистре в динамике. Триггеры 11 и 13, предварительно сброшенные сигналом по входу 15, элемент5ИЛИ 12, элемент 14 задержки формируют знак делителя, В первом цикледелитель поступает на выходырегистра 2.Пока проходятнулевые разряды, триггеры11 и 13 остаются в нуле. Как толькона выходах регистра 2 возникает старший разряд, отличный от нуля, егознаковый разряд поступает на открытый единичный вход триггера 11, таккак триггер 13 находится в нуле.Если знак "-", триггер 11 переходит1в состояние единица , если знак +триггер 1 1 остается в нуле , Элемент1 2 выявляет наличие разряда, отличного о т нуля . Как только и а выходе 20регистра 2 возникает разряд , о тличный о т нуля , сигнал элемента 1 2 пе-р еб р асыв ает триггер 1 3 в единицу .ичерез время , равное задержке эл емента 1 4 , вход триггера 1 1 закрывается . 25По завершении записи делителя врегистр 1 9 с входа 2 0 записываетсяделимое . Триггеры 2 5 и 2 6 , пр едвари тельно сброшенные с входа 2 7 , эл емент ИЛИ 23 , элемент 2 4 задержки 30формируют знак делимого , которыйзапоминается в триггере 2 6 аналогично формированию знака делителя .По сигналу с входа 2 9 знак делимого переписывается в триггер 2 8 .Остальные триггеры 8 , 3 1, 3 2, 3 4 ирегистр 40 находятся в нуле . Таккак первый цикл операции деленияничем не отличается от любого другого цикла, рассмотрим выполнениенекоторого - г о цикла . Знак остатка0 , сформированного в предыдущемцикле, в последнем информационномтакте сигналом С , поступающим навход 29 устройства, переписывается 45в триггер 28. Схема 16 сравнениязнаков сравнивает знаки делителя,поступающего из триггера 11, и остатка (из триггера 28) и формируетсигнал ЗР 2, который поступает напреобразователь 18, и последнийприсваивает удвоенному делителю,сформированному блоком 10, требуемыйзнак. Начиная с первого такта на первый вход сумматора 21 поступает удвоенный делитель. Одновременно изрегистр 19 на второй вход сумматора 21 поступает предыдущий остаток,сдвинутый на один четверичный разряд 12 4в сторону старших разрядов О Всумматоре 21 формируется сумма Р 1.Значащие разряды четверичных цифрсуммы Р 1, объединенные элементомИЛИ 30, поступают на первый единичный вход триггера 33 и логическиумножаются на тактовый сигнал С,поступающий с входа 34 устройства.Сигнал С присутствует до тех пор,пока на выходе сумматора 21 проходяттри старших разряда суммы Р 1. Еслиэти три разряда равны нулю, триггер33 (предварительно сброшенный в нольв служебном такте) остается в нуле.В конце шестого такта по сигналу Споступающему на вход 36 устройства,инверсия состояния триггера 33 переписывается в триггер 8 и с выходапоследнего считывается сигнал Р 0=1.Если хотя бы один из старших разрядов суммы Р 1 отличен от нуля, тоРО=О и в триггер 32 запишется знакстаршего ненулевого разряда суммыР 1. По сигналу С 7 знак Р 1 перепишется в триггер 35. Если Р 0=1, то преобразователь 6 не пропускает делитель на входы сумматора 9, суммаР 1 проходит через элемент 22 задержки, сумматор 9 и записывается в регистр 19. Формирователь частного Формирует четверичную цифру частного. Цифра частного задерживается на один цикл в элементе 38 задержки, поступает на входы сумматора 39, где складывается с переносом, сформированным в следующем цикле, и поступает на входы регистра 40. По окончании цикла в служебном такте сигналом С+з поступающим на вход 27, триггеры 25, 26, 32 и 33 сбрасываются в нуль.Сумма Р 1 является очередным остатком О, . Так как задержка сумматоров 9 и 21 равна одному такту, суммарная задержка остатка О, составит и + 2 такта, т,е. окажется на один такт меньше цикла. Поэтому к началу следующего цикла остаток 0, поступит на входы суммаатора 21 . сдвинутым на один разряд в сторону старших разрядов. Если три старших разряда суммы Р 1 не равны нулю, то РО=О. В триггере 32 формируется знак Р 1, который по сигналу С переписывается в триг 7гер 35. Схема 7 сравнения знаков сравнивает знаки делителя Р 1. Преоб. разователь 6 присваивает требуемый знак делителю, поступающему на вхо5 1280612 ды сумматора 9. В последнем формируется сумма Р 2.Сумма Р 2 записывается в регистр 19 как очередной остаток. Формирователь 37 частного формирует очередной разряд частного, Как и в предыдущем случае сформированная цифра частного задерживается на один цикл в элементе 38 задержки, в сумматоре 39 складывается с переносом следующего цикла и поступает на входы регистра 40. В служебном такте содержимое регистра 40 сдвигается на один такт в сторону старших разрядов, триггеры 25, 2 о, 32 и 33 обнуляются. Остаток 0 сдвигается на один разряд в сторону старших разрядов и вновь поступает на входы сумматора 21.По выполнении таким образом (и + 1)-го цикла в регистре 40 окажется полноразрядное частное. Подавая и сигналов сдвига на тактовый вход регистра 40 частного, на выходе 41 устройства можно получить последовательный код частного старшими разрядами вперед,Формула изобретения Устройство для деления в избыточном коде, содержащее регистры делимого, делителя и частного, блок умножения на два, первый преобразователь .в обратный код, два сумматора, две схемы сравнения знаков, два триггера, два элемента задержки,три элемента И, причем в устройстве входы делителя и делимого устройства соединены соответственно с установочными входами регистров делителя и делимого, выходы второго и третьего разрядов регистра делителя соединены соответственно с вторым и первым разрядами входа блока умножения на два, разрядный выход первого преобразователя в обратный код соединен с входом первого слагаемого первого сумматора, разрядный выход которого соединен с информационным входом регистра делимого, выход первого триггера соединен с первыми входами первого, второго и третьего элементов И узла формирования част= ного, выход первого элемента И которого соединен через первый элемент задержки с третьим разрядом входа слагаемого второго сумматора, разрядный выход суммы которого соединен с информационным входом частного,выход которого является выходом частного устройства, первый тактовыйвход которого соединен с тактовым входом первого триггера, о т л ич а ю щ е е с я тем, что, с цельюсокращения аппаратурных затрат, оносодержит третий сумматор, второйпреобразователь в обратный код, семь Ю триггеров, семь элементов задержки,узел формирования частного содержитдва элемента ИЛИ, причем выходы первого и второго разрядов регистра делителя соединены через первый элемент 15 ИЛИ с единичным входом второго триггера, нулевой выход которого черезвторой элемент задержки соединен спервым единичным входом третьеготриггера, выход которого соединен 20 с первыми входами первой и второйсхем сравнеаия знаков, выходы которых соединены соответственно с выходами разрешения преобразования первого и второго преобразователей в 25 обратный код, второй единичный входтретьего триггера соединен с выходомтретьего разряда регистра целителя,выходы разрядов которого через третий и четвертый элементы задержки ЗО соединены с соответствующими разрядаи информационного входа первого преобразователя в аварийный код, разряды с четвертого по шестой информационного входа которого через пятыиэлемент задержки соединены соответственно с разрядами с первого потретий информационного входа первогопреобразователя в обратный код, входблокировки которого соединен с еди ничным выходом четвертого триггера,нулевой выход которого соединен свторыми входами первого и второгоэлементов И и с первым входом первого элемента ИЛИ узла формирования 45 частного, выход первого элементаИЛИ, первый вход первого элементаИЛИ которого через первый элементзадержки соединены соответственно свторым и первым разрядами входа 50 слагаемого второго сумматора, вхоцпереноса которого соединен с выходомвторого элемента ИЛИ узла Формирования частного, первый разряд выходатретьего элемента задержки соединен 55 с третьим разрядом входа блока умно,жения на два, первый, второй и третий разряды выхода которого соединены с соответствующими разрядами информационного входа второго преоб 1280612 8разователя в обратный код и через шестой элемент задержки соответственно с четвертым, пятым и шестым разрядами информационного входа второго преобразователя в обратный код, выход которого и выход регистра делимого соединены соответственно с входами первого и второго слагаемых третьего сумматора, выход которого через седьмой элемент задерж ки соедийен с входом второго слагаемого первого сумматора, первый и вто- рой разряды выхода которого соединены через второй элемент ИЛИ с единичным входом пятого триггера, ну левой выход которого через восьмой элемент задержки соединен с первым единичным входом шестого триггера, второй единичный вход и выход которого соединены соответственно с 20 третьим разрядом выхода первого сумматора и с информационным входомпервого тригГера, нулевые входы вто" рого и третьего триггеров соединены с первым входом сброса устройства, второй вход сброса которого соединен с нулевыми входами пятого, шестого, седьмого и восьмого триггеров, первый и второй разряды выходатретьего сумматора соединены через ЗО третий элемент ИЛИ с первым единичным входом седьмого триггера, инверс"ный выход которого соединен информационным входом четвертого триггера и через девятый элемент задержки - с первым единичным входом восьмого триггера, второй единичный входи выход которого соединены соответственно с третьим разрядом выходатретьего сумматора и с информационным входом девятого триггера, единичный выход которого соединен свторым входомпервой схемы сравнениязнаков и с вторым входом третьегоэлемента И узла формирования частногор третий вход первого элементаИ и второй вход первого элементаИЛИ которого соединены с нулевымвыходом девятого триггера, выходпервого триггера соединен с вторымвходом второй схемы сравнения знаков, второй единичный вход седьмоготриггера соединен с вторым тактовымвходом устройства, третий тактовыйвход которого соединен с тактовымивходами четвертого и девятого триггеров, а также в узле формированиячастного выходы второго итретьего элементов И соедине -ны соответственно с первым ивторым входами второго элемента ИЛИ.1280612 Составитель А.КлюевТехред Л,Олейник Корректор М Максимищи Редактор А,Лежни Тираж Государстве елам изобре Москва, Жказ 7067/5 оизводственно-полиграфическое предприятие, г.ужгород, ул.Проектная,ВНИИПИпо д113035 671 Подписноенного комитета СССРтений и открытий35, Раушская наб д.4/