Устройство для сжатия цифровых телевизионных сигналов

)4 Н ТЕНИЯ О Й АВТОРСК итут авиациьство СССР /18, 1983. ВЫХ ся к злектроенствованиЬЭ ГОСУЯАРСТНЕННЬ 1 Й ИОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНЯТ ВИДЕТЕЛЬСТВ У(71) Ленинградский инсоняого приборостроения(54) УСТРОЙСТВО ДЛЯ СЖАТЕЛЕВИЗИОННЫХ СИГНАЛОВ,80123826 ем устройства по авт.св. Э 1146831.Уменьшаются искажения телевизионныхсигналов. Входной аналоговый сигналпоступает на блокустановки опорного уровня, где выделяется синхросмесь, и на блок 2 аналого-цифрового преобразования, Синхросмесь поступает на блок 25 управления фазой,где выделяется кадровый синхроимпульс и формируются управляющие им"пульсы, которые поступают на блокуправления 3. Импульсы с блока 1 установки опорного уровня устанавливают устройство в исходное состояниеи поступают на формирователь 5 кодасинхронизации. Кодовые посылки начала строки с этого блока через шифратор 16 и блок коммутации 4 поступают на выход устройства. С блока 2аналого-цифрового преобразования семираэрядный параллельный кодпоступает на суммирующий регистр памяти(СРП) 7 непосредственно н через элемент задержки 6 (на строку), а четы"ре старших разряда кода нечетныхотсчетов записываются в регистр памяти (РП). 10. Информация с СРП 7переписывается последовательно в РП8 и 9, Работа устройства зависит отрезультатов сравнения кодов в блокахсравнения (БС) 11-14. В БС 12 сравниваются четыре старших разряда кодовСРП 7 и РП 9 (элементы 1-й строки).Если есть изменения хотя бы в одномиз разрядов, то информация об истинном состоянии пяти разрядов записывается.в блок памяти 18 и поступает сРП 9 через блок коммутации 4 в каналсвязи. БС 13 сравнивает четыре старших разряда кодов с РП 8 и 9. (элементы соседних строк). Если БС 13 не выявляет изменений, то информация о:1238268трех младших разрядах записывается в блок памяти 18 и в блок 19 памяти младших разрядов и с блока 19 памяти младших разрядов через блок коммутации 4 поступает в канал связи вместес информацией об изменении символов в трех младших разрядах Эта информация получается при сравнении в БС 11 трех младших разрядов кодов с блока памяти 18 и РП 9 и передаче с блока 5 выбора передаваемых символов через шифратор 16. БС 14 сравнивает четыре старших разряда кодов с РП 9 и 10. Сигналы, формирующиеся в результате сравнения кодов, поступают на блоки разрешения записи 20-23, которые формируют соответствующие команды Выходной сигнал БС 14 служит для формирования дополнительных кодовых комбинаций в блоке 24 пилот- сигнала. С блока 24 пилот-сигнала комбинации "01" или "10 через блок коммутации 4 поступают в канал связи. При этом первый бит этой допол- нительной кодовой комбинации поступает в одном отсчете, а другой вв следующем. 9 ил.1Изобретение относится к технике электрической связи, в частности к передаче телевизионных изображений в замкнутых телевизионных системах, может быть использовано для телеграфной связи в устройствах с преобразованием кода внутри передатчика, и является дополнительным к авт.св. Ф 1146831.Целью изобретения является умень шение искажений телевизионных сигна лов.На фиг. 1 представлена структурная электрическая схема устройства для сжатия циФровых телевизионных сигналов 1 на фнг. 2 - то же, блок управления и блок управления фазой; на фиг. 3 - то же, блок коммутации, на фнг, 4 - то же, второй блок сравнения, на фиг. 5 - то же, первый блок сравнения, блок выбора передаваемых символов и блок управления памятью; на фиг, 6 - то же, блок 1памяти, на фиг. 7 - то же, первый блок разрешения записи на фиг. 8 - то же, второй блок разрешейия записи; на фиг. 9 - то же, блок пилот сигнала., Устройство для сжатия цифровыхтелевизионных сигналов содержит блок1 установки опорного уровня, блок 2 6 аналого-цифрового преобразования,блок 3 управления, блок 4 коммутации, формирователь 5 кода синхронизации элемент 6 задержки, суммирующий регистр 7 памяти, первый регистр 5 8 памяти, второй регистр 9 памяти,третий регистр 10 памяти, блоки срав"нения; первый 11, второй 12, третий13 и четвертый 14, блок 15 выборапередаваемых символов, шифратор 16, 20 блок 17 управления памятью, блок 18памяти, блок 19 памяти младших разрядов, блоки разрешения записи:первый 20, второй 21, третий 22 ичетвертый 23; блок 24 пилот-снгна" ла, блок 25 управления фазой.Блок 3 управления содержит делитель 3-1 тактовой частоты, дели- тель 3-2 строчной частоты, цифровую линию 3"3 задержки, элемент И-НЕ 3-4, схему 3"5 управления фазой делителя тактовой частоты (фиг. 2). Блок 4 .коммутации содержит схему 4-1 выбора первого разряда кодаканала, схему 4-2 выбора второгоразряда кода канала, схему 4-3 выбо"ра третьего разряда кода канала,схему 4-4 выбора четвертого разрядакода канала, блок 4-5 памяти кодаканала (фиг. 3)Второй блок 2 сравнения содержит схему 12-1 определения запрещенных изменений, схему 12-2 апределе Ония изменений, схему 2-3 выбора раз"решенных изменений (фиг, 4),Блок 17 управления памятью содержит элементы 17-ь (ьщ 1 - 8) запрета схемы,17-1 (.щ 9 - 12) установкимладших разрядов, схемы 7-1 (1 1318) выбора установки младших разрядов (фиг. 5).1Блок 8 памяти (фнг. 6) содер- Зожит элементы 18-д (1- 7) памяти разрядов кода, элементы ИЛИ 18-1-,1 (1 1 - 7), элементы 18-1-2 (щ 1 - 7) памяти, цифровые дифференцирующие цепочки 18-1-К (1 щ 1 - 5, 1 с 3,4), эле ,менты ИЛИ 18-ь-с (ьщ 5 - 7, 1 сщ 6,7).Первый блок 20 разрешения записи содержит элементы,ИЛИ 20-(з 1,2),элементы 20-д ( 3,4) памяти, схемы 20- (д 5 - 7) совпадения, элемеиты НЕ 20-8 (фиг. 7).Второй блок 21 разрешения записисодержит элемент 21-1 И, элемент21-2 памяти, схему 21-3 разрешения (фиг. 8).45Блок 24 пилот"сигнала содержитэлемент ИЛИ/ИЛИ-НЕ 24-1, элементы24- (д 2,3) памяти, элемент ИЛИ"НЕ 24-4, схемы 24- (1 5,6) совпадения, элемент НЕ 24"7, элемент ИЛИ 5024-8 (фиг. 9).Блок 25 управления фазой содержит схему 25"1 выделения кадровогосинхроимпульса, формирователь 25-2коротких импульсов, делитель 25-3 55кадровой частотысхему 25-4 управления фазой делителя строчнойчастоты (фиг. 2). Устройство для сжатия цифровыхтелевизионных сигналов работает следунзцим образом,Входной аналоговый сигнал поступает на входы блокаустановки опорного уровня и блока 2 аналого-цифро"вого преобразования. Селектор блока1 установки опорного уровня выделяетиз аналогового сигнала синхросмесьСинхросмесь с второго выхода блокапоступает на вход схемы 25-1 выделения кадрового синхроимпульса блока25 управления фазой, где происходитвыделение кадрового синхроимпульса,а соединенный последовательно форми"рователь 25-2 коротких импульсов формирует из кадрового синхроимпульсакороткие импульсы, которые служатдля запуска делителя 25-3 кадровойчастоты. Выходные сигналы делителя25-3 кадровой частоты служат разре-шающими сигналами для схемы 25-4 управления фазой делителя строчной частоты и схемы 3-5 управления фазойделителя тактовой частоты .блока 3управления. Короткие кадровые синхроимпульсы посредством схемы 25-4 по"ступают на 1.- либо 3-входы делителя3-2 строчной частоты блока 3 управления. Таким образом меняется начальная фаза делителя 3-2 строчнойча"стоты от кадра к кадру. Соединенныйпоследовательно с селектором мультивибратор вырабатывает по переднему,фронту синхроимпульсов положительные импульсы, которые служат для ус"тановки всего устройства в исходноесостояние. Для этого установочныеимпульсы подаются на установочныйвход блока 18 памяти, на установочные входы элемента 6 задержки, на .С-вход триггера делителя 3-2 строчной частоты блока 3 управления дляполучения полустрочной частоты фиг.2,Одновременно этот же импульс подается на вход формирователя 5 кодасинхронизации, За время этого импульса формирователь 5 кода синхро-низации вырабатывает специальные. кодовые посылки, которые обозначаютначало строки. В канал связи зтипосылки передаются блоком 4 коммута"ции через шифратор 16. Через схему3-5 управления фазой делителя тактовой частоты блока 3 управления импульсы с выхода блока 1 установкиопорного уровня поступают на Е- или8-вход делителя 3-1 тактовой частотыдля управления начальной фазой. Сменв фазы происходит от кадра к кадру. Аналого-цифровой преобразователь блока 2 аналого-цифрового преоб.разования преобразует входной аналоговый сигнал в цифровую форму, Семиразрядный параллельный код поступа"ет на выход блока 2 аналого-цифрового преобразования с тактовой частотой,Элемент 6 задержки записывает информацию о состояяиях разрядов с выхода блока 2 аналого-цифрового преобразования во время отрицательной полуволны полустрочной частоты науправляющем входе элемента 6 задержки и разрешает считывать информациюво время положительной полуволны,Таким образом, на входах суммирую;щего регистра 7 памяти мы одновременно имеем информацию о (З+1)-йстроке иэ элемента 6 задержки и информацию о З-й строке с выхода бло"ка 2 аналого".циФрового преобразования, Управляющие сигналы на первом,втором и третьем управлякицих входахпозволяют посредством блоков разрешения записи записать в элементы памяти четные отсчеты З-й строки и не- Збчетные отсчеты (1+1)-й строки. Однонременно комбинация на первом ивтором управляющих входах третьегорегистра 10 памяти позволяет эапи"сать в него информацию о четырех З 5старших разрядах нечетных отсчетов3-й строки. Синхронизация записи вовсе регистры памяти как и синхронизация работы всего устройства в целом осуществляется с перного, нторо" 4 бгО, третьего, четвертого и пятогосиихровыходов блока 3 управления.Установочный выход блока 3 управления служит для установки в исходноесостояние элементов памяти первого ф 520, второго 21 и третьего 22 блоковразрешения записи и блока 24 пилотсигнала. Информация с выхода суммирующего регистра 7 памяти переписывается последовательно в первый 8 и 50второй 9 регистры памяти.,Хаким образом, одновременно имеется информация о (-1)-м отсчете 1-й строки"го отсчета 1-й строки (третий регистр 1 О памяти). Дальнейшая работа устройства зависит от результатов сравнения во втором 2, третьем 13 н четвертом 14 блоках сравнения.,Если на первом выходе второго блока 12 сравнения, на первый и второй входы которого поданы четыре старших разряда со вторых выходов соответственно суммирующего регистра 7 памяти и второго регистра 9 памяти присутствует уровень логического0 , что говорит о наличии иэменеГний хотя бы в одном из старших разрядов, то первый блок 20 разрешения записи (фиг., 7) через схемы 20-6 и 20-5 совпадения записывает в блок 18 памяти информацию об истинном состоянии пяти разрядов исходного кода, при этом оставшиеся два младших разряда устанавливаются в состояние .в соответствие с принятым алгоритмом по кольцу обратной связи; второй выход блока 8 памяти - втоРой вход блока 17 управления памятью -. блок 18 памяти. Установку двух младших разрядов производят схемы 17-11, 17-12 установки младших разрядов. Элементы 17-1 - 17-8 запрета выбирают самый старший из разрядов, в котором произошло изменение при ваписи истинного состояния пяти разрядов кода, а выходы схем 17-11, 17-2 установки младших разрядов заведены на К- и Я-входы триггеров элементов 18-6-2, 18-7-2 памяти (фиг. 6) через элементы 18-6-6, 18-6-7, 18-7-6, 18"7-7,ИПИ, Таким образом, при изменении. состояния старшего иэ изменившихся разрядов младшие разряды устанавливаются в нуль н наоборот. Одновременно в канал связи посредством четвертого блока 23 разрешения записи, на третий вход которого заведена информация о третьем разряде и на пятый вход - информация с элемента 20-3 памяти первого блока 20 разрешения записи, с второго выхода второго регистра 9 памяти также передается информация об истинном состоянии пяти разрядов кода, Поскольку данный результат срав" неняя во втором блоке 12 сравнения запоминается на элементе 20-3 памяти н первом блоке 20 разрешения записи на два отсчета, то в следующем отсчете характер работы устройства сохраняется. При этом учитывают, чтосравнение четырех старших разрядов во втором блоке 12 сравнения, как и в четвертом блоке 14 сравнения, происходит с учетом запрещенных изменений. Запрещенные изменения определя" 5 ются схемой 12-1 (фиг. 4) блока 12. В качестве запрещенных считаются изменения символов старших раэря" дов между двумя осчетами следующего вида: 1000-0111, 0111-1000, 0100- 0011,. 0011-0100, 1100-1011; 1011 - 1100, 0010-0001, 0001-0010, 0110-.0101, 0101-0110, 1010-1001, 1001- 1010, 1110-101, 1101-1110 и все изменения младшего из четырех старших 15 разрядов,Если второй блок 12 сравнения говорит об отсутствии изменений в че: - тырех старших разрядах (уровень логического 0" ,на втором выходе и логи ческой ."1" на первом выходе), то работа устройства зависит от результата сравнения в третьем блоке 13 срав" нения, на входы которого соответственно поданы четыре старших разряда 5 с вторых выходов первого и второго регистров 8 и 9 памяти. Если на первом выходе третьего блока. 13 сравнения уровень логического "0" (отсутствие изменений), то в первом блоке 20 30 разрешения зеписи на элементе 20-2 ИЛИ происходит совпадение соответствующих сигналов и триггер эле,мента 20.-4 памяти. разрешает через схему 20-7 совпадения запись в блок 18 памяти, кроме четырех старших разрядов, которые записываются через блок 20-5 совпадения, трех следующих по старшинству разрядов. Одновременно эти же три разряда запи сываются в блоке 19 памяти младших . разрядов и с его выхода в следующем отсчете информация об этих разря" дах передается в канал связи блоком 4 коммутации, третий выход ко торого соединен с выходом блока 19 памяти младших. разрядов.Причем чет-. вертый блок 23 разрешения записи передает информацию о третьем разряде в канал связи дважды; в этом и сле дующем отсчете, Разрешающими сигналами являются сигналы с третьего выхода первого блока 20 разрешения записи и выхода второго блока 21 разрешения записиВместе с .информаци ей о трех младших разрядах в следующем отсчете передается информация об изменениях символов в трех младших разрядах; Для этого в первомблоке 11 сравнения (фиг. 5) производится сравнение трех младших разрядовблока 18 памяти и второго 9 регистра памяти. Информация о всех изменениях с выхода первого блока 11 сравнения поступает на вход блока 15 вы"бора передаваемых символов, которыйвыбирает старший иэ изменившихся разрядов, а затем посредством блока управленияпамятью схемами 17- (ф13-18) выбора установки младшихразрядов устанавливает младшие разряды в соответствующее состояние. Шифратор 16 кодирует номер изменившего"ся разряда двоичным кодом и передает в канал связи блоком 4 коммутации. Если третий блок сравнения говорит о наличии изменений хотя бы водном из четырех старших разрядов,то работа устройства определяетсячетвертым блоком 14 сравнения, навходы которого поданы четыре старших разряда с второго выхода второ-.го регистра 9 памяти и выхода третьего регистра 10 памяти. Эта ситуациявьщеляется элементом И 21-1 второгоблока 21 разрешения записи (фиг. 8)н запоминается элементом 21-2 памяти, который разрешает запись информации о четырех старших разрядах вблок 18 памяти ы в канал связи че"реэ блок 4 коммутации, четвертыйвход которого соединен с выходом второго блока 21 разрешения записи вэтом и следующем отсчетах независимо от сигнала с выхода четвертогоблока 14 сравнения. Выходной сигналчетвертого блока 14 сравнения служит для формирования дополнительныхкодовых комбинаций в блоке 24 пилотсигнала (фиг. 9). Для этого на входВ-триггеров элементов 24-2 и 24-3памяти подается сигнал с выхода четвертого блока 4 сравнения, причемна вход Э-триггеров элемента 24-2 прямой сигнал, а на элемент 24-3 -инверсный. Синхросигнал на С-входтриггеров поступает при соответст"вующем раэрешеыии с выходов третьегоблока 22 разрешения записи,Таким образом, если на выходечетвертого блока 14 сравнения уровень логического 0" и иа третьемуправляющем входе также уровень логического "0", то на элементах памяти записана дополнительная кодоваяинформация "01", а в противном слу1238268 формула 1 О 9чае - "10". Схемы 24-5 и 24-6 совпа дения, а такие элемент 24-8 ИЛИ передают эти комбинации через четвертый блок 23 разрешения записи в блок 4 коммутации последовательно: первый бит дополнительной кодовой комбинации в одном отсчете, другой - в следукщем. Вся поступающая на входы блока 4 коммутации информации записывается вблок 4-5 памяти кода канала (фиг. 3) и 1 О с ее выхода считывается на выход устройства. В следующем кадре триггер делителя 25-3 кадровой частоты пере-брасывается в другое состояние н установочные импульсы изменяют началь ную Фазу триггеров делителей 3-1 н 3-2 блокаЗ управления.Вдальнейшем алгоритм работы устройства сохраняется. изобретения Устройство для сжатия цифровых телевизионных сигналов по авт.св. У 146831, о т л и ч а ю щ е е с я тем, что, с целью умешьшения иска)кений телевизионных сигналов, введен блок управления фазой, вход которого соединен с вторым выходом блока установки опорного уровня, первый и второй выходы соединены соответст-. венно с первым и вторым управляющими входами блока управления, а синхровход и установочный вход третьего блока разрешения записи соединены соответственно с четвертым синхровыходом и с установочным выходом блока управления,фйвфДрй МоУ Влюрюй АмЯ238268 Уй Симхр Рдулр Ув Ье 7 Составитель И.ГрацианскаяКелемеш Техред И.Ходанич. Корректор О.Лугов едак оизводственио-полиграфическое предприятие, г, Ухгород. ул, Проектная акаэ 3306/59 1Тирах 624 ПодписноВНИИПИ Государственного комитета СССРпо делам изобретений и открытий35, Иосква, Ж, Раушская наб., д. 4/5