Микропрограммное устройство управления

,ЯО 1024920 СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИРЕСПУБЛИН ООИСАНИЕ ИЗОБРЕТЕНЯ:к АВТОРснОму свидетельству(54) (57) МИКРОПРОГРАММНОЕ УСТРОЙСТВОУПРАВЛЕНИЯ содержащее регистр кодаоперации, регистр микрокоманд, регистр адреса, формирователь адресамикрокоманды, блок памяти, триггерформирования сигнала ошибки, первый,второй и третий блоки элементов И,первый и второй элементы И, элементыИЛИ элемент задержки, первый и второй элементы НЕ, причем выход блокапамяти соединен с входом регистрамикрокоманд, первый, второй и третийвыходы которого соединены соответственно с выходом микроопераций устройства, первым входом первого блокаэлементов И и первым информационнымвходом формирователя адреса микрокоманды, выход которого соединен спервым информационным входом регистра адреса, выход которого соединенс адресным входом блока памяти, первый и второй входы устройства соединены соответственно с входом регистра кода операции и вторым входомпервого блока элементов И, выход код) О 06 У 9/22; О 06 Р 11/00 торого соединен с вторым информационым входом формирователя адреса микрокоманды и с информационными входами регистра логических условий, управляющий вход которого соединен свыходом элемента задержки, выход первого элемента НЕ соединен с первымвходом второго блока элементов И,выход первого элемента И соединен сединичным входом триггера ошибки,единичный выход которого является.выходом сигнала ошибки, о т л ич а ю щ е е с я тем, что, с цельюповышения оперативности, обнаружениясбоев и сокращения объема оборудования, в устройство введены накапливающий сумматор, первый и второй сумматоры по модулю два, второй элемент3 держкитриггер начала операции,четвертый блок элементов И, третийэлемент И, второй и третий элементыИЛИ, причем первый вход устройствасоединен с входами второго элементаИЛИ, выход которого соединен с единичным входом триггера начала опера"ции, нулевым входом триггера фиксации сбоя и установочным входом накапливающего сумматора, выход которо.го соединен с первым входом первогосумматора по модулю два, выходы первого сумматора по модулю два соеди"иены с входами второго элемента ИЛИ,выход которого соединен с первымвходом первого элемента И, выход первого элемента И соединен с первымвходом третьего элемента ИЛИ, выходкоторого соединен с нулевым входомтриггера начала операции, единичныйвыход триггера начала операции соединен с первым входом второго элемен1024920 регистра микрокоманд соединен с вто"рым входом первого элемента И, третьим входом четвертого блока элементов И, третьим входом третьего блокаэлементов И, входом первого элементаНЕ и вторым входом третьего элемента И, шестой выход регистрамикрокоманд соединен с вторымвходом третьего элемента ИЛИ,третий вход устройства соединенс вторым входом второго элемента И,Изобретение относится к вычислительной технике и может быть исполь"зовано при разработке устройств уп"равления с контролем функционирова"ния, применяемых в ЭВМ и вычислитель" 5ных системах.Известно микропрограммное устройство управления, включающее в себяблок памяти микрокоманд, регистрмикрокоманд, регистр адреса микро" 1 Окоманд, счетчик, сумматор, микрокоманд, триггер фиксации сбоя элементыИ, ИЛИ, НЕ 1,Недостатком указанного устройстваявляется низкая оперативность контроля и большой объем контроЛьногооборудования.Известно также микропрограммноеустройство управления с контролем,содержащее блок памяти, регистры ад" 2 Ореса и микрокоманд, триггер сбоя,сумматор и логические элементы 21.Недостатками этого устройства являются низкая оперативность контроля,обусловленная формированием результата проверки в конце выполнения мик"ропрограммы, и большой объем контРольного оборудования. та И, выход которого соединен с управляющим входом блока памяти и це"рез первый элемент задержки - с пер"вым информационным входом накапли"вающего сумматора, выход регистракода операции соединен с вторым ин"формационным входом регистра адресаи с первым входом четвертого блокаэлементов И, выход которого соединенс вторым входом первого сумматорапо модулю два, второй выход регистрамикрокоманд соединен с первым входомвторого сумматора по модулю два и спервым входом третьего блока элементов И, выход которого соединен с.третьим входом первого сумматора по мо"дулю два, четвертый выход регистрамикрокоманд соединен с вторым входомчетвертого блока элементов И, с вторым входом третьего блока элементовИ и через второй элемент НЕ - с пер"вым входом третьего элемента И, вы"ход которого через второй элемент задержки соединен с управляющим вхо" дом формирователя адреса и с установочным входом регистра логическихусловий, выход регистра логических условий соединен с вторым входомвторого сумматора по модулю два, выход которого соединен с вторым входом второго блока элементов И, выход второго блока элементов И соединен с вторым информационным входом накапливающего сумматора, пятый выход Наиболее близким по технической сущности является самоконтролируемое микропрограммное устройство управленйя процессора, содержащее регистр кода операции, регистр микрокоманд, регистр адреса, формирователь адреса микрокоманды, блок памяти, триггер формирования .сигнала ошибки, первый, второй и третий блоки элементов И, первый, второй элементы И элемент ИЛИ, элемент задержки, первый, второй элементы НЕ, причем выход блока памяти соединен с входом регистра микрокоманд, первый, второй и третий выходы которого соединены соответственно с выходом микроопераций устройства, первым вхсуом первого блока элементов И и первым информационным входом формирователя адреса микро" команд, выход которого соединен с первым информационным входом регистра адреса, выход которого соединен с адресным входом блока памяти, первый и второй входы устройства управления соединены соответственно с входом ре" гистра кода операции и вторым входом первого блока элементов И, выход которого соединен с вторым информацион.ным входом формирователя адреса мик.рокоманды и с информационным входомрегистра логических условий, управляющий вход которого соединен с выхо. дом элемента задержки, выход первого элемента НЕ соединен с первымвходом второго блока элементов И, выход первого элемента И соединен свходом триггера ошибки, единичный выход которого является выходом сигна"ла ошибки 3,Недостатками известного устройст"ва являются низкая экономичность,обусловленная избыточностью блокапамяти, и низкая оперативность контроля соответствия выполняемой микропрограммы коду операции,В этом устройстве увеличение длины поля логических условий приводитк увеличению избыточности блока памя- ОтИ, а осуществление контроля в концелинейной последовательности опреде-,ляет сравнительно низкую оперативность обнаружения несоответствия выполняемой микропрограммы коду операции.Целью изобретения является повышение оперативности обнаружения сбоеви сокращения объема блока памяти,Поставленная цельдостигается тем,что в микропрограммное устройствоуправления, содержащее регистр кодаоперации, регистр микрокоманд, регистр адреса, Формирователь адресамикрокоманды, блок памяти, триггерформирователя сигнала ошибки, первый,второй и третий блоки элементов И,первый, второй элементы И, элементИЛИ, элемент задержки, первый, вто"рой элементы НЕ, причем выход блокапамяти соединен с входом регистрамикрокоманд, первый, второй и третийвыходы которого соединены соответственно с выходом микроопераций устройства, первым входом первого блокаэлементов И и с первым информационным входом формирователя адреса микрокоманды, выход которого соединенс первым информационным входом регистра адреса выход которого соединен с адресным входом блока памяти,первый и второй входы устройства соединены соответственно с входом регистра кода операции и вторым входомпервого блока элементов И, выход ко" 55торого соединен. с вторым информационным входом формирователя адреса мик" Рокоманды и с информационными входами регистра логических условий, управляющий вход которого соединен свыходом элемента задержки, выход пер.вого элемента НЕ соединен с первымвходом второго блока элементов .И,выход первого элемента И соединен сединичным входом триггера ошибки,единичный выход которого являетсявыходом сигнала ошибки, дополнительно введены наюпливающий сумматор,первый и второй сумматоры по модулюдва, второй элемент задержки, триггер начала операции, четвертый блокэлементов И, третий элемент И, вто.рой и третий элементы ИЛИ, причемпервый вход устройства соединен свходами второго элемента ИЛИ, выходкоторого соединен с единичным входомтриггера начала операции, нулевым,входом триггера фиксации сбоя и ус"тановочным входом накапливающего сумматора, выход которого соединен спервым входом первого сумматора помодулю два,. выходы первого сумматорапо модулю два соединены с входамивторого элемента ИЛИ, выход которого,соединен с первым входом первогоэлемента И, выход первого элемента Исоединен с первым входом третьегоэлемента ИЛИ, выход которого соединенс нулевым входом триггера начала операции, единичный выход триггера нача-.ла операции соединен с первым входом .второго элемента И, выход которогосоединен с управляющим входом блокапамяти и через первый элемент задержки - с первым информационным входомнакапливающего сумматора,. выход ре"гистра кода операции соединен с вто"рым информационным входом регистраадреса и с первым входом четвертогоблока элементов И, выход которогосоединен с вторым входом первого сумматора по модулю два, второй выходрегистра микрокоманд соединен с первым входом второго сумматора по модулю два и с первым входом третьегоблока элементов И, выход которогосоединен с третьим входом, первогосумматора по модулю два, четвертыйвыход регистра микрокоманд, соединенс вторым входом четвертого блока эле"ментов И, с вторым входом третьегоблока элементов, И и через второйэлемент НЕ - с первым входом третьего элемента И, выход которого церезвторой элемент задержки соединен суправляющим входом формирователя адреса и с установочным входом регистра логических условий, выход регистра логических условий соединен с вто" рым входом второго сумматора по иоду" лю два, выход которого соединен с .т вторым входом второго блока элемен" тов И, выход второго блока элементов И соединен с вторым информационным входом накапливающего сумматора, пятый выход регистра микрокоманд соеди" нен с вторым входом первого элемента10 И, третьим входом четвертого блока элементов И, третьим входом третьего блока элементов И, входом первого элемента НЕ и вторым входом третьего элемента И, шестой выход регистра 13 микрокоманд "соединен с вторым входом третьего элемента ИЛИ, третий вход устройства соединен с вторым входом второго элемента И.Сущность изобретения состоит в 20 уменьшении длины поля логических ус. ловий микрокоманды за счет Записи контрольного признака (числа микро" команд) в полях логических условий нескольких микрокоманд, помеченных 25 меткой. При этом, записываемое число микрокоманд модифицируется кодом логических условий, соответствующим варианту ветвления после предыдущей линейной последовательности. , 30По мере выполнения линейной после" довательности числа, записанные в полях логических условий, накапливают-. ся в сумматоре. Причем в первом так" те линейной последовательности в сум.з матор записывается число, соответст" вующее проведенному ветвлению.В каждом такте выполнения линей" ной последовательности в сумматор записывается часть контрольного кода, 40 а затем из сумматора производитсявычитание единицы. В результате в . конце линейной последовательности при при правильно проведенном ветвле нии и выполнении всех микрокоманд ц в сумматоре формируется нулевой код (в противном случае формируется чис" ло,не равное нулю).Кроме того в оставшиеся свободны" ми поля логических условий, помечен ных другой меткой записывается контрольный код, служащий для контроля соответствия линейной последователь" ности коду выполняемой операции. Это позволяет повысить оперативность контроля.Реализация проверки правильностиветвления, соответствия числа микрокоманд заданному и выполнение контрольных проверок на соответствие линейной последовательности коду вы" полняемой операции достигается использованием указанных новых элементов и связей.На. Фиг, 1 представлена функцио". нальная схема предлагаемого устрой ства; на фиг. 2 " Функциональная схема Формирователя адреса микроко- . манды.Функциональная схема предлагаемого устройства содержит регистр 1 кода операций, регистр 2 адреса, блок 3 памяти и регистр 4 микрокоманд. формирователь 5 адреса микрокоманды, первый блок 6 элементов И, второй элемент НЕ 7, третий элемент И 8, первый элемент 9 задержки, регистр 10 логических условий, второй сумматор 11 по модулю два, первыйэлемент НЕ 12, второй блок 13 элементов И, второй элемент 14 задержки, накапливающий сумматор 15, третий 16 и четвертый 17 блоки элементов И, первый сумматор 18 по модулю два, второй элемент ИЛИ 19, первый элемент И 20, первый элемент ИЛИ 21, второй элемент И 22, триггер 23 Фиксации сбоя, третий элемент ИЛИ 24, триггер 25,начала операции, вход 26 кода опе" рации, Вход 27 логических условий, выход 28, вход 29 сигналов чтения и выход 30 сигнала ошибки устройства, поля регистра микрокоманд 4, поле 31 микроопераций, поле 32 адреса следующей микрокоманды, поле 33 задания логических условий контрольного кода и числа микрокоманд в последовательности, первый 34 и второй 35 уп" равляющие разряды, поле 36 конца операции.Формирователь адреса микрокоманды 5 (Фиг, 2) содержит группу сумматоров 37 по модулю два,.осуществляющих модификацию адреса следующей микрокоманды, группу эМЬментов И 38, обеспе.чивающих запись сформированного адре" са в регистр адреса 2 при. ветвлении.Кроме того схема содержит вход 39 следующего адреса, вход 40 логических условий, вход 41 управления, выход 42 информации в регистр 2 адре" са.Предлагаемое микропрограммное уст" ройство управления содержит средства управления и средства контроля.Средства управления включают регистр 1 кода операции, регистр 2адреса, блок 3 памяти, регистр 4микрокоманд, формирователь 5 адреса .микрокоманд, первый блок б элементов И, второй элеМент НЕ 7, третийэлемент И 8, первый элемент 9 задержки, первый блок элементов ИЛИ 21,третий элемент ИЛИ 24, триггер 25начала операции, второй элемент И 22.10Средства контроля включают регистр10 логических условий, сумматор 11.по модулю два, второй блок 13 элементов И второй элемент 14 задержки, йервый элемент НЕ 12, накапливающий сумматор 15 третий блок 1 бэлементов И, четвертый блок 17 элементов И, первый сумматор 18 по модулю два, второй элемент ИЛИ 19,первый элемент И 20 и триггер 23 Фиксации сбоя.В исходном состоянии регистры 1и 2, накапливающий сумматор 15,и ,триггеры 23 и 25 находятся в нулевомсостоянии. В исходное состояние уст"ройство приводится перед началомработы и перед- приходом каждого нового кода операции. Связи, обеспецивающие установку устройства в .исходное,на схеме не показаны, В блоке 3 памяти хранятся микропрограммы операций,микрокоманды которых содержат шестьполей. Код поля 33 выполняет различ"нйе функции в зависимости от кода,хранящегося в управляющих разрядах34 и 35. Комбинацией "10" в этих разрядах отмечаются микрокоманды, в поле 33 которых записаны слагаемые чис"ла микрокоманд в линейной последовательности, комбинацией "01" помечают".ся микрокоманды в поле 33 которых 40записан код проверяемых логическихусловий. В поле 33 микрокоманд, помеченных комбинацией "11", хранитсяконтрольный код.Микропрограммное устройство управ.45ления работает следующим образом,Код операции, поступающий на вход26 через регистр 1 кода операции записывает в регистр 2 адреса, Одновременно код операции через 50элемент ИЛИ 21 приводит триггер25 в единичное состояние, который своим единичным выходом разрешает прохождение сигналов чтения свхода 29 через элемент И 23 в блок 3 55памяти, А по записанному в регистре2 адресу по сигналу считывания изблока 3.,памяти первая микрокоманда микропрограммы поступает в регистр 4 микрокоманд 4. Код поля 31, определяющий содержание микроопераций, по" ступает на выход 28 устройства управ. пения. Код поля следующего адреса 32 поступает в формирователь 5. В конце каждой линейной последователь ности подается микрокоманда ветвлв" ния с кодом "01" в разрядах 34 и 35.Значения логических условий поступает на вход Формирователя адерса микрокоманд и модифицирует код следующего адреса. Нулевой сигнал с выхода поля 34 через элемент .НЕ 7 и единичный сигнал с выхода поля 35 поступают на элемент И 7, на выходе которого Формируется единичный сигналуправления, Сформированный сигнал через элемент 9 задержки, обеспечивающий предварительное обнуление регистра логических условий, посту" пает на управляющий вход формировате"ля 5 адреса микрокоманды и разрешает запись модифицированного кода в регистр 2 адреса, После окончания выполнения микропрограммы данной операции в поле 36 появляется единичныйсигнал, который через элемент ИЛИ 24 обнуляет триггер 25 начала операции. В результате сигналы чтения прекращают поступать через элемент И 22 в блок 3 памяти. Одновременно происхо"дит установка всего устройства в ис"ходное состояние. Далее повторяютсяописанные действия, начиная с подачиочередного кода операции на вход 26 устройства.Работа средств контроля. В начале каждой линейной последовательности располагается последовательность. микрокоманд, помеченных в полях 34 и 35 кодом "10". Коды поля 33 в этихмикрокоманд, численно равные длине линейной последовательности, модифицируются кодом логических условийиз регистра 10 и накапливаются в сумматоре 15, Одновременно в каждом такте через элемент 14 задержки производится вычитание единицы "1" из содержимого сумматора 15 т.е. к концу линейной последовательности содержимое сумматора должно равняться нулю,При поступлении микрокоманды, помеченной кодом "11", открываются блоки элементов И,16 и 17, При этом код операции, код из поля 33 и содержимое накапливающего сумматора 15 поразрядно суммируются по модулю дваЕслина выходе хотя бы одного разряда сумматора возникает единичный сигнал, то он через элемент ИЛИ 19 и открытый элемент И 20 устанавливает в единичное состояние триггер 23 Фикса"5 ции сбоя, формирующий сигнал ошибки, а через элемент ИЛИ 24 обнуляет триггер 25, тем самым прекращая подачу через элемент И 22 сигналов чтения на блок 3 памяти, Таким образом, контролируется соответствие выполняемой линейной последовательности микропрограммы коду выполняемой опера" ции.Если на выходах сумматора 18 присутствуют нулевые сигналы, то выполнение линейной последовательности продолжается описанным образом до момента поступления микрокоманды ветвления, помеченной кодом "О 1", т,е. последней микрокоманды линейной последовательности. Код проверяемых логических условий из поля 33 через блок 6 элементов И записывается в регистр 10 логических условий по сигналу синхронизации с выхода элемента.И 8 через элемент 9,.зддеррки, . Прямом сигнал с элемента И 8 производит предварительное обнуление ре" гистра 10 время задержки выбирается меньше; чем время конт 30 ролируется содержимое накапливаю" щего сумматора 15. Так как элементы И блоков 16 и 17 закрыты, то на второй и третий входы суммато" ра 18 по модулю два поступают нуле" З 5 вые сигналы; Если содержимое суммато. ра 15 не равно "0" на выходе элемента ИЛИ 19 возникает единичный сигнал, который через открытый элемент И 20 устанавливает в единичное состояние триггер 23 фиксации сбоя, а через элемент ИЛИ 24 обнуляет триггер 25, тем самым прекращая подачу через элемент И 22 сигналов чтения на блок 3 памяти. Дальнейшее выполнение микропрограммы блокируется. Это свидетель" ствует о пропуске или ошибочном переходе при ветвлении, Восстановление работы устройства управления осуществляется программным путем. При этом, а также в случае отсутствия сбоя, на вход 26 поступает код операции, который через элемент ИЛИ 21 устанавливает в нуль все средства контроля, после чего начинается выполнение микропрограммы очередной операции.Из рассмотренного следует, что дополнительно введенные накапливающий сумматор, первый и второй сумматоры по модулю два, триггер начала операции, четвертый блок элементов И, тре" тий элемент И,. второй и третий элементы ИЛИ, и второй элемент задержки отличают предлагаемое устройство от известного. При этом запись кодов контрольных признаков позволяет уменьшить формат микрокоманд, а следовательно, и обьем блока памяти а увеличение числа контрольных проверок позволяет повысить оперативность йойтроля микропрограмм.Составитель И. Сигаловпич Техред Т.Маточка Корректор В, ГириП аб. , 4/5 илиад ППП атент , г. Ужгород, ул, роектная 5 . Тираж О ВНИИПИ Государственного комитет по делам изобретений и открц 113035 Москва 3 35 Рдлмская