Резервированное многоканальное запоминающее устройство

(51)М. Кл. с присоединением заявки,%в Я 11 С 11/00 9 еудеретюай квиятвт СССР де дмаи язобрвтвяяй и отяритяй1Изобретение относится к запоминаюшим устройствам и может найти применение при построении запоминающих. устройств высоконадежных вычиснитепьных системИзвестно резервированное многоканальное запоминающее устройство, содержащее регистр адреса, дешифраторы адреса,накопите пи, регистры снова, схему равенства кодов, элемент И, бпок управпення,элемент ИЛИ, группы элементов И по копичвству накопителей,выходной регистр,дополнительные регистры снова по копичеству накопитепей и схемы поразрядной проверки по,количеству нахопитепей1.. Недостатки устройства состоят в бопьшнх аппаратурных затратах и невысокойнадежности.Наибопее бпизким техническим решением к .предлагаемому явпяется резервированное многоканальное запоминающее устройство, содержащее модули памяти, регистр адреса, состоящий из регистра номера модупя, выход которого подсоедн 2нен к входу дешифратора номера модуля и регистра номера ячейки, выход которого подсоединен к входам регистров адреса накопителей модулей, выходной регистр, соединенный с блоком управпения, блок коммутации модулей (содержаший регистр состояния модупей, и коммутатор); один вход которого подключен к выходу дешифратора номера модуля, а вы ход - ко входам накопительных модулей, блок коррекции, выходы которого пасовдинены соответственно к другому входу.: блока коммутации модулей и жхайому регистру, а входы - к выходам введенных в устройство блоков схем ИЛИ (сборка), входы которых подкшочены к, выхо- . дам регистров слов накопительных мощ- пей 2.Недостатками этого устройства являются невысокая надежность, так квк требуются значительные затраты оборудования дпя реализации сложного впгоритма получения достоверной информации при наличии дефекта в модупе памяти и, кро 3 9421 ме того, жесткая привязка номеров модулей памяти к адресу снижает эффективность резервирования, а также невысокое быстродействие, так как при наличии отказов в модулях памяти время вы 5борки информации резко возрастает.Цель изобретения - повышение надеж ности устройства.Поставленная цепь достигается тем, что в резервированное многоканальное 10запоминающее устройство, содержашее вкаждом канале блоки памяти, адресные, информационные и управпяюшие входы которых являются соответственно адресными и информационными входами и входа.ми записи устройства, регистры номеров блоков памяти, элемент ИЛИ, входы которого подключены к выходам блоков памяти, дешифратор, регистр состояний и коммутаторы, входы которых соединены соот ветственно с выходами регистра состояний, введены в каждом канале группа схем сравнения, группы элементов И, пер-. вый и второй логические блоки, схема сравнения, мажоритарные элементы и шиф ратор, причем первые входы элементов И первой группы соединены соответственно с выходами схем сравнения группы, первые входы которых, подключены соответственно к выходам регистров номеров 50 блоков памяти, информационные входы которых соединены с информационными вхо дами волоков памяти, входы обращения которых подключены соответственно к вы- ходаМ элементов И первой группы вто рые входы схем сравнения группы соединены со входами дешифратора, адресными входами блоков памяти и управляющими входами коммутаторов, первые входы элементов И второй группы подключены состветственно к выходам дешифратора, а вы ходы - соответственно к входам стробирования регистров номеров блоков памяти, первый, второй и третий входы второго логического блока подключены соответст 45 венно к выходам коммутаторов и входам первого мажоритарного элемента, инверсный выход которого соединен с четвер-: тым входом второго логического блока, выходы которого подключены соответст 50 венно к управляющим входам первого логического блока, входы которого соедине- . ны с выходами элемента ИЛИ, а выход подключен к первому входу схемы сравнения и первому входу второго мажоритар" ного элемента, второй вход которого сое динен с вторым входом схемы сравнения, прямой выход и входы первого мажоритар 42ого элемента соединены соответственнос одними из входов шифратора, другиевходы которого подключены соответственно к другим входам шифраторов ивыходам схем сравнения всех каналов,первый, второй и третий входы второгомажоритарного элемента каждого каналасоединены соответственно с входами вторых мажоритарных элементов других каналов, вторые входы элементов И первойи второй групп, выходы шафраторов и вторых мажоритарных элементов являютсясоответственно входом обрашения, входомстробирования, выходами признаков отказавших каналов и информационными выходами устройства,При этом каждый первый логическийблок выполнен содержащим элементы запрета и элементы ИЛИ - по количествуразрядов устройства, причем первыевходы элементов ИЛИ подключены соответственно к выходам элементов запрета, инверсные входы которых и вторыевходы элементов ИЛИ являются соответственно первым и вторым управляюшимивходами первого логического блока, входами которого являются прямые входыэлементов запрета, а выходом - выходыэлементов ИЛИ.Причем каждый второй логический элемент выполнен содержащим элементы И,первые входы которых являются соответственно первым, вторым и третьим входами блока, вторые входы элементов Иобъединены и являются четвертым входом блока, выходы элементов И являются выходами блока.На фиг, 1 изображена функциональная схема устройства;. на фиг. 2 и 3 - функциональные схемы вариантов выполнения соответственно первого и второго поги/ ческих блоков; на фиг, 4 - функциональная схема шифратора.Устройство состоит (фиг. 1) из первого 1 второго 1 и третьего 1 идентичных каналов, каждый иэ которых содержит блоки 2 -2 памяти, регистры3-3 номеров блоков памяти, схемы4-4 сравнения группы, первую 5-5 Ии вторую 6, -6 группы элементов И, дешифратор 7, элемент ИЛИ 8, первый логический блок 9, схему 10 сравнения,первый мажоритарный элемент 11, регистр 12 состояний, коммутаторы 1313, второй мажоритарный элемент 14,второй логический блок 1 5 и шифратор16,На фиг, 1 обозначены адресные входы17, информационные входы 18 и выходы19, входы 20 стробирования, входы 21обращения, входы 22 записи устройства,выходы 23,1 -23, коммутаторов, выходы 5241-24 схем сравнения и выходы 25125 признаков отказавших канапов устЪройс тва.Первый логический блок (фиг. 2) содержит эпементы 26 запрета и эпементы ИЛИ 27,Второй погический бпок (фиг. 3) каждого канала содержит элементы И 28128 с выходами 29 -29 соответственно.На фиг, 3 обозначены выходы 301 15и 30 второго логического блока,Шифратор (фиг. 4) содержит эпементы И 31-33,Регистр 12 (фиг, 1) раздепен на исекций, где И - количество блоков 2 памяти в каждом канапе 1, -1 устройства,Устройство работает спедуюшим образом.Рассмотрим вариант устройства с четырьмя блоками памяти 2, -2, (фиг. 1 ) 25и соответственно четырьмя трехразрядными секциями регистра 12,Вначале, когана все блоки 2 -2 И памяти (фиг, 1 ) исправны, производитсяисходная настройка устройства, .т.е. посынка во всех каналах 1 единиц во всеразряды всех секций регистра 12,Запись адресов бпоков 2 памяти производится спедуюшим образом. Ьва (например, старшие) разряда адресного входа 17 .каждого канапа 1 поступает навход дешифратора 7, на одном из выходов которого вырабатывается сигнал, иотпирает соответствуюший эпемент И 6,16, На входе,20 вырабатывается сигнал, 40который, пройдя через соответствующийэлемент И 6, поступает на стробирующийвход одного из регистров 3 -3, в кото-.рый записывается присваиваемый адресдпя соответствующего бпока 2-21 поступающий на информационные вхолы одного из регистров 3,1-31 с двух (например, старших) разрядов входа 18,Таким образом, физические номера бпоков 2 памяти не закреппены жестко за их адресом, в то же самое время секции регистра 12 закреппены жестко за адресаМи бпоков 2 соединением соответствующим образом выходов их с входами ком 55 мутаторов 1:1 -13, которые пропускают сигналы на свои выходы с соответствующих входои,в соответствии с содержимым двух старших разрядов адреса,42 6Запись информации в устройство производится следующим образом. На входы 21 и 22 подаются сигналы, а на входы 17 и 18 подаются соответственно код адреса и информация для записи. Старшие два разряда адреса адресуют бпок 2 памяти, а остальные разряды указывают адрес ячейки в бпоке 2 памяти, Старшие два разряда адреса поступают на вторыь входы схем 4 -4 и сравнения, на первые1входы которых поступают коды с соответствуюших регистров 3-34, Сигнап на выходе вырабатывает только одна из схем 4 -411 отпирая соответствующий эпемент И 5,1-5 И. Таким образом, сигнал обращения поступает топько на тот из бпоков 21-2 в который в соответсч вуюшую ячейку записывается информация,При чтении информации сигнал на входе 22 не вырабатывается, а считанная с соотве тствуюшей ячейки соответствующего бнока 2 -2, информация через эпемент ИЛИ 8 поступает на информацион- .ный вход бпока 9, Когда бпоки 2-2 в каждом канапе 1 исправны, до обращения к устройству во всех разрядах регистра 12 имеются единицы, поэтому в этом спучае с выходов 231-23 коммутаторов 13-13 поступают единичные сигнапы на соответствующие входа мажоритарного эпемента 11, бпока 15 и шифратора 16, На инверсном выходе мажоритарного элемента 11 и на соответствующем входе блока 15 при этом сиг-нал отсутствует, а на прямом выходе элемента 11 и соответствующем ююде шифратора 16 присутствует сигнап. При отсутствии сигнапа на инверсном выходе эпемента 11 элементы И 28,-285 (фиг, 3) закрыты, поэтому сигнапы отсутствуют на выходах бпока 15 (фиг.1) и соответственно на управпяюших входах бпока 9, При этом информация с информационного входа бпока 9 поступает на его выход и соответственно через второй мажоритарный эпемент 14 на выход 19, Следует отметить, что на входах и выходах эпемента 1 1 присутствуют од- нораэрядные сигнапы, а на каждом из вхбдов и выходов эпемента 14 - многоразрядная информация.Кроме того, информация с выхода бпо:ку 9 поступает на первый вход схемы 10 сравнении своего канапа Х и соответствующего соседнего канапа 1. При этом, еспи, например,в первом канапе 11 в блоках 2 лупроисходит отказ, то на.высЕсли при обращении к блоку 2(фиг, 1)происходит отказ во втором канапе 1 и/то существует некоторая вероятностьО 1 выработки сигнала на выходе 25 вместо выхода 25 признака отказавшего канапа 1 . На выходе 25 при этом сигнапне вй 35 абатывается, так как ноль с выхода первого разряда первой секции регистра 12 через коммутатор 13 А (выход 23 ) поступает на второй вход энемента И 31 и запрещает его срабатывание. Выработка сигнапа на выходе 25 вместо выхода 253 происходит, еспи во второмдц канапе 13 происходит отказ того жетипа и в том же разряде, что и в первом канапе 1, В противном спучае сигналы вырабатываются и на выходе 25 ау и на выходе 25 в каждом канапе 3,-1, Еспи же отказ в первом канапе 1 выра 45 батывает сигнал ("0" ипи 1), совпадающий с истинным сигнапом в исправном канапе 1, а во втором канапе 1 про-: исходит отказ, вырабатывающий противопопожный сигнап ("1 ипи Оф) то сигнал вырабатывается на выходе 25. Таким образом, наличие второго отказа обнаруживается оперативно, а дпя достоверной покализации отказавшего канапа 31, 1 ипи 1 необходима поканапьная про 2.верка, причем адрес на входе 17 указывает как адрес бпока 2-2, так и адрес ячейки в бпоке 2, -2, породивший брак Технико-экономические преимущества йредпагаемого устройства эакпючаются в том, что оно сохраняет работоспособность при многократных отказах в бпоках памяти, причем время считывания информации при наличии отказов не увепичивается, за счет чего повышаются его надежность и быстродействие по сравнению с прототипом,7 9421 ходах 24 и 24 схем 10 в первом 1 и во втором 1 канапах вырабатываются сигнапы, которые поступают на шестой и седьмой входы шифраторов 16 во всех каналах 1-1, В каждом канапе 5 1-1 в шифраторах 16 эпементы И 31- 33 (фиг, 4) открыты по. первому входу сигналом с выхода мажоритарного эпемента 11, а по вторым выходам-сигнапами с выходов 231-23(фиг, 4) ком ц мутаторов 131-13 (фиг, 1). По третьему и четвертому входу открыт топько эпемент И 31 (фиг, 4) сигналами с выходов 24+ и 24 схем 10 (фиг, 1) сравнения первого 1 и второго 1 каналов. 15 Таким образом, при отказе в первом канале 3, вырабатывается сигнап топько на выходе 25 (фиг. 1) признака отказавшего канапа 1. Анапогичным образом сигнал вырабатывается на выходе 20 25(25) при отказе в одном иэ блоков 2.-2 во втором 1 (третьем 1) канапе, Поспе этого в соответствующую секцию регистра 12 заносится код "011", где "0" означает отказ опредепенного 25 бпока 2 в первом канапе 1. 42 8Если, например, происходит отказ в блоках 2 в первом 1 А и во втором 1 канапах, то в первой секции регистра 12 устанавпивается мод 001, В этом спучае при обращении к блокам 2,1 появпяется сигнал топько на выходе коммутатора 13, При этом открывается топько эпемент И 28 (фиг, 3) и топько на его выходе 29 в каждом канапе 1,-1 присутствует сигнап, причем в первом канапе 3, этот сигнап через второй выход 30(фиг, 3) бпока 15 (фиг. 1) поступает на управпяюший вход бпока 9 и со. ответственно на первые входы эпементов ИЛИ 27 (фиг, 2), при этом по всем разрядам на выходе блока 9 (фиг. 1) вырабатываются единицы. Во втором канапе 1 сигнап через выход 30 (фиг, 3) бпока 15 поступает на управпяюший вход бпока 9 и соответственно на входы запрета элементов 26 (фиг. 2), поэтому во втором канапе .3 (фиг. 1) на выходе бпока 9 по всем разрядам выдаются нули В третьем канапе 1 выход 29 (фиг. 3) неэадействован, поэтому сигна-, пы на.выходах блока 15 (фиг 1) отсуттвуют, а на выходе бпока 9 присутствут считанный с блока 2 код, которыйоступает на выходы 19 всех канапов -1 (фиг, 1) так как на их входах,вязанных межканапьными связями выодами первого 1 и второго 1 канапов,рисутствуют соответственно единицы ипие На выходах 251-25 сигналы не вырабатываются так как отсутствует сигнап на инверсном выходе эпемента 11 (фиг, 1) и соответственно на первых входах эпементов И 31-33 (фиг, 1) шифратора 16 (фиг, 1)Впя возможности тестового контропя отказавшего канала при поканапьной работе устройства изменяется адресация отказавшего, например, бпока 2. памяти, таким образом, чтобы этот отказавший бпок 2, бып адресован ко второй секции регистра 12.9421429форму па изобре тении я элемента, второй вход которого соединенс вторым входом схемы сравнения, пря 1Резервированное многоканапьное мой выход и входы первого мажоритарного элемента соединены соответственно сзапоминающее устройство, содержашеев каждом канапе блоки памяти, адресные, 5 одними из входов шифратора, другие входыинформационные и управпяпяюшие входы ко- которого подкпючены соответственно кторых явпяются соответственно адресны- дру гим входам шифраторов и выходамми и информационными вховходами и входа- схем сравнения всех канапов, первый, втоми записи устройства, регистргистры номеров рой и третий входы второго мажоритарблоков памяти, эпемент, вхоИЛИ ды кото- О ного эпемента каждого канала соединенырого подкпючены к выхо амд м блоков памя-соответственно с входами вторых, мажори.ти, дешифратор, регис - .огис - ,состояний и ком- тарных элементов других канапов, вторыемутаторы, входы которых соединены соот- входы элементов И первой и второй группветственно с выходами регистра состоя- выходы шифраторов и вторых мажориний, от нича юшеш е е с я тем что, 15 тарных эпементов являются соответственс цепью повышения надежности устройст- но входом обращения, входом стробиро.- ва, оно содержит в каждом канапе группу вания, выходами признаков отказавшихсхем сравнения, группы эпементов И, пер- каналов и информационными выходамивый и второй погические бпоки, схему устройства,.сравнения,н ия мажоритарные элементы н шиф2, Устройство по и. 1, о т п и.ч аратор, при ечем первые входы эпементов И ю ш е е с я тем, что кажды первыпервой группы соединень сны соответственно погический бпок содержит эпементы за. с выходами схем сравнения группы, пер- прета и элементы ИЛИ - по копичествые входы. которых подключены соответ- ву разрядов устройства, причем первые:ственно к выходам регистгистров номеров. 25 входы эпементов ИЛИ подключены соотблоков памяти, информа оф ационные входы ко- ветственно к выходам эпементов запреторых соединены с информафо ционными вхо- та инверсные входы которых и вторыевходы эпементов ИЛИ явпяются соответдами бпоков пайяти, входы обрашения кого ых подкпючены соответственно к выхо- ственно первыми вторым управпяюшимигорых подкпючены соотзо входами первого погического бпока,входам элементов И первой группы, вторыедами которого явпяются прямые входывходы схем сравнения группы соединеныэап та а выходом - выходыс вхо идам дешифратора адресными вхо- элементов эапрент ИЛИ.дами бноков памяти и управпяюшими вхо- элементовдами коммутаторов, первые входы эпемен- , ро3 Уст йство по пп, 1 и 2, о т и ий.ч а ю ш е е с я тем, что кажды .втотов И второй группы подкпючены соответ х ам деши то а, а выхо- рой погический эпемент содержит эпеменственно к выходам дешифратора, а выхоты,. первые входы котоист ов номе ов бпоков памяти, пер- соответственно первым, вторым и тревхо это ого поги- тьим входами бпока, вторые вардыИ объединены и являются четческого блоха подкпючены соответственно ю ментов0фвертым входом бпока, выхо эбды пеменк выходам коммутаторов и входам первобй тов И явпяются выходами пока,го мажоритарного эпемента, инверснывыход которого соединен с четвертымИсточники информации,вход ом вто го погического бпока, выхорон п инятые во внимание при экспертизе. ды которого подкпючены соответственно 5 приняСССР1. Авторское свидетельство19 Э 11 С 29/00 1972кого бпока, входы к ровхокото го соединены с %385319 кп.2. Авторское свидетельство СССРвыход подкпю-% 439020,кп.,чен к первому входу схемы сравнения ипервому входу второго мажоритарного прототип).942142 Фиг, Г юм г Порпи Проектна ППП "Патент", г. Уж 4 Ьг. УИИПИ Заказ 4881)48 Т