Запоминающее устройство

Союз СфветсиикСфциалистичесиикРеспублик ОП ИСАНИЕ ИЗОБРЕТЕНИЯ Х АВТОРСХОМУ СВИДЕТЕЛЬСТВУ и 942141(22) Заявлено 22,07,80 (2) 2966795/18-24 с присоединением заявки М.Ь 11 С 11/00 9 ВдэретмбпВЙ кветет СЕЕР Вв Виан изобретение в втерытивДата опубликования описания 07.07.82 Н. А. Проквшев, А, Н. СоповьевБ. А, Страбыкин, З. И, Шибанов и А, Ю, Пестов) Заявите ЙСТВО 54) ЗАПОМИНАЮЩЕЕ Изоной тедпя посвой ин ретенне относится к вычнспнтепьнике и может быть использовано троения устройств хранения цифроформвцин,5По основному авт. св, % 826418 из.вестно запоминающее устройство, содержащее матрицу И и блоков памяти, где й - разрядность спова, адресные вхо- . ды которых соединены с выходами стар ших разрядов регистра адреса, входы выбора бпоков памяти 1 -й, гдее строки матрицы подкпючены к 4 -му выходу дешифратора, входы которого соединены с выходами мпадших разрядов регистра адреса, информационные входы бпоков па- мяти-го, гдейстопбцв матрицы подключены к-му выходу входного регистра, а информационные выходы - к-ой группе входов основного блока эпе-ео ментов ИЛИ, выходы которого соединены со входами выходного регистра, вхмные коммутаторы, коммутаторы выбора блоков пвмязи, выходной коммутатор и 2допопнитепьный блок элементов ИЛИ, входы выбора блоков памяти 3 -ой строки матрицы подкпючены к одноименным выходам 1 -го коммутатора выбора, первые входы которого подключены к -му, а вторые - к одноименным выходам дешифратора, информационные входы бпоков па мяти -го стопбцв матрицы соединены с одноименными выходами у-го входного коммутатора, первые входы которого подкпючены к. 4-му а вторые - к одноименным выходам входного регистра, ин 1 формационные выходы блоков памяти 4 -ой строки матрицы подключены к 1-ой группе входов допопнитепьного блока элементов ИЛИ, выходы основного бпокв эпементов ИЛИ соединены с первыми, а выходы допопнитепьного - со вторыми входами выходного коммутатора, выходы которого соединены со входами выходного регистра, управляющие входы всех коммутаторов поаключены к пополни тельному разряду регистрааареса 1 , з 9421Недостатком устройства явпяется невозможность ассоциативного считыванияи записи информации по совпадению незамаскированных разрядов спов с заданным признаком, 5Бель изобретения - расширение обпасти применения путем ассошативного считывания и записи информации по совпадению незамаскированных разрядов спов сзаданным признаком, ОПоставленная цепь достигается тем,что в запоминающее устройство дополнительно введены регистры маски и признака, коммутаторы маски и признака,итоговый регистр сдвига, блок эпементов ИСКЛЮЧАЮЩЕЕ ИЛИ через коммутатор 10 признака поступает сигнал выкпючены к выходам бпока эпементов ИСКЛЮЧАЮЩЕЕ ИЛИ, а выходы - к входам итогового регистра сдвига, входы 20первого эпемента ИЛИ подключены к выходам старших разрядов адресного регистра, а выход первого эпемента ИЛИявляется соответствующим управляющимвыходом устройства, выходы итогового 25регистра сдвига подкпючены к входам второго элемента ИЛИ, выход которого явпяется соответствующим управпяюшим выходом устройства, одни входы бпока эпементов ИСКЛЮЧАЮЩЕЕ ИЛИ подкпючены к выходам выходного коммутатора, адругие входы - к выходу коммутаторапризна одни входы. которого подкпючены к выходам мпадших разрядов адресного регистра, другие входы - к выходам 55регистра признака, одни входы коммутатора маски подкпючены к выходам младших разрядов регистра адреса, а другиевходы - к выходам регистра маски, выход коммутатора маски явпяется соответ-ствуюшим управпяюшим выходом устройства,На чертеже приведена бпок-схема запоминающего устройства,45Запоминающее устройство содержитрегистр-счетчик 1 младших разрядов регистра адреса, регистр-счетчик 2 старших разрядов регистра адреса, аопопнительный разряд регистра 3 адреса, дешифратор 4, первый элемент ИЛИ 5, коммутаторы 6 выбора, регистр 7 признака, ре-,гистр 8 маски, входной регистр 9, коммутатор 10 признака, коммутатор 11маски входные коммутаторы 12, матрицублоков 13 памяти, блок 14 элементовИСКЛЮЧАЮ 1 ЦГЕ ИЛИ, основной блок 15элементов ИЛИ, допопнитепьный бпок 16эпементов НЛИ, блок 17 элементов И,41 4итоговый регистр 18 сдвига, выходной коммутатор 19, выходной регистр 20 и второй элемент ИЛИ 21.Коммутатор 10 признака и коммутатор 11 маски - коммутаторы с И информационными входами и одним выходом, Блок эпементов ИСКЛЮЧАЮЩЕЕ ИЛИ 1 содержит И двухвходовых элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, Первый 5 и второй 21 эпементы ИЛИ представляют собой И-входовые элементы ИЛИ, а блок 11 элементов И содержит И двухвходовых элементов И.Предлагаемое устройство может работать в девяти режимах; хранения информации, счйтывания И -разрядных чисел, записи И-разрядных чисеп, считывания данных,представпяюших группу одноименных разрядов р чисеп, записи данных, представпяюших собой группу одноименных разрядов И чисеп, ассоциативного считывания И-разрядных чисеп по совпадению незамаскированных разрядов чисел с заданным признаком, ассоциативной записи И-разрядных чисел, ассоциативного считывания данных, представпяюших со:бой группу одноименных разрядов И чисеп, по совпадению незамаскированных разрядов данных с заданным признаком, ассоциативной записи данных, представляющих собой группу одноименных разрядов чисеп. В режиме хранения информации считывание и запись информации не производится,В режиме считывания и -разрядных чисеп устройство работает следующим образом.В регистр адреса (регистр-счетчики 1 младших и старших разрядов) заносится адрес чиспа, одновременно допопнитепьный разряд регистра 3 адреса устанавпивается в состояние "0". Регистр 7 признака, регистр 8 маски, коммутаторы 10 признака и 11 маски, блок 14 эпементов ИСКЛЮЧАЮЩЕЕ ИЛИ, бпок 17 схем И, первый 5 и второй 21 эпемент ИЛИ и итоговый. регистр 18 сдвига при этом в работе устройства не участвуют. На управпяюшие входы коммутаторов 6 выбора, входных коммутаторов 12 и выходного коммутатора 19 поступает сигнап погического нупя, При этом через дешифратор 4 и коммутаторы 6 выбора на входы выбора бпоков памяти 1-ой строки матрицы блоков 13 (номер строки задается мпадшими разрядами регистра-счетчика 1 адреса) поступаетВ режиме ассоциативного считывания И-разрядных чисеп по совпадению незамаскированных разрядов чисел с заданным признаком регистры-счетчики 1 младших и 2 старших разрядов адреса устанавливаются в нулевое состояние (нулевое состояние регистра-счетчика 2 старших разрядов адреса задает первый массив из И, И -разрядных чисеп), одсновременно дополнительный разряд регистра 3 адреса устанавливается в состо яние ф 1", В регистр 7 признака заносится признак числа (И-разрядный двоичный код), в регистр 8 маски - маска (И-разрядный двоичный код, цифра "0, в котором маскирует одноименный разряд признака, искпючая его из рассмотрения), а итоговый регксар 18 сдвига устанавливается в состояние 11,1,5 9421сигнал логической единицы, на входы выбора остальных бпоков 13 памяти матрицы поступает сигнап погического нупя.Адресные сигнапы старших разрядов ре-гистра-счетчика 2 адреса поступают наадресные входы всех блоков 13 памяти,Таким образом, оказывается выбраннойодна ячейка блоков памяти-ой строкитаблицы.Производится считывание: сигналы 1 Осчитываемого числа с информационныхвыходов блоков 13 памяти 1-ой строкичерез основной блок 15 схем ИЛИ и выходной коммутатор 19 поступают на входы выходного регистра 20 и соответст бвуюшие вторые входы бпока 14 эпементов ИСКЛЮЧАЮЩЕЕ ИЛИ. Число из выбранной ячейки памятизаписывается ввыходной регистр 20,Запись и -разрядного числа происходит следующим образом, Во входной регистр 9 заносится записываемое чиспо,Также как в режиме записи и-разрядных чисел во входной регистр 9 заносится адрес числа и производится выбор ячей 35,ки памяти, в которую необходимо записать число.Производится запись: сигналы записываемого числа с выходов входного регистра 9 через первые входы входных 30коммутаторов 12 поступают на информационные входы всех бпоков памяти и устанавливают запоминающие эпементы выбранной ячейки в необходимые состояния.33В режиме считывания данных, представпяющих собой группу одноименныхразрядов р чисеп в регистр адреса (ре.гистры-счетчики 1 младших и 2 старшихразрядов) заносится адрес данных (числа), одновременно дополнительный разряд.регистра 3 адреса устанавпивается в состояние "1. Регистр 7 признака, регистр8 маски, коммутаторы 10 признака.и 111маски, первый и второй эпементы ИЛИ 5и 21, блок 17 схем И и итоговый регистр 18 сдвига при этом в работе устройства не участвуют,На управпяюшие входы коммутаторов6 выбора, входных коммутаторов 12 ивыходного коммутатора 19 поступаетсигнал логической единицы. При этом через дешифратор 4 и коммутаторы 6 выбора на входы выбора блоков памяти-гостолбца матрицы блоков 13 (номер столб, ца задается мпадшими разрядами регистрасчетчика 1 адреса) поступает сигнап погической единицы, на входы выбора остальных блоков 13 памяти матрицы по 41 6ступает сигнал логического нуля, Адресные сигналы старших разрядов регистра- счетчика 2 адреса поступают на адресные входы всех блоков 13 памяти, Таким образом, оказывается выбранным набор запоминающих эпементов, соответствуюших группе-х разрядов и чисеп в бпоках памяти-го стопбца матрицы.Производится считывание; сигналы считываемой. группы разрядов с информационных входов блоков памяти-го столбца матрицы блоков 13 через допопнитепьный блок 16 эпементов ИЛИ и выходной коммутатор 19 поступает на входы выходного регистра 20 и соответствующие вторые входы блока 14 эпементов ИСКЛЮЧАЮЩЕЕ ИЛИ, Группа одноименных разрядов и чисеп иэ выбранного набора запоминающих эпементов записывается в вы-. ходной регистр 20,В режиме запись данных, представляющих собой группу одноименных разря.дов и чисеп,во входной регистр 9 заносится записываемая группа разрядов данного числа. Так же, как и в пп, 4,1 и 4,2 как и в режиме считывания данных, представляющих собой группу одноименных разрядов И чисеп, заносится адрес числа (данных) и производится выбор запоминающих эпементов, в которые необходимо записать группу одноименных разрядов и чисел. Производится запись: сигналы записываемых разрядов с выходов входного регистра 9 через вторые входы входных коммутаторов 12 поступают на информационные входы всех бпоков 13 памяти. и устанавпивают запоминающие эпементы выбранного набора в необходимые состояния.7 9421Производится опрос-определение адресов чисел заданного массива, незамаскированные разряды которых совпадают с заданным признаком. Для этого на управпяюшие входы коммутатора 10 признака и коммутатора 1 1 маски поступают адресные сигналы младших разрядов регистра-счетчика 1 адреса. При этом на первые входы блока 14 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ через коммутатор 10 10 признака поступает сигнап выбранного разряда регистра 7 признака, а на выходе коммутатора 11 маски появляется сигнал выбранного разряда регистра маски. Ф 5Если на выходе коммутатора 11 маски устанавливается сигнал "1" (разряд регистра маски не равен "0"), то также как и в режиме считывания данных, представляюших собой группы одноименных разрядов И чисел, производится выбор запоминающих эпементов и считывание группы разрядов и чисел из блоков па- ., мяти-го столбца матрицы, При этом на вторых входах блока 14 эпементов 25 ИСКЛЮЧАЮЩЕЕ ИЛИ появляются сигналы, соответствуюшие группе одноименных разрядов И чисел. В случае несов паденйя каких-либо разрядов считаннойгруппы с разрядом признака, соответст-вуюшие им разряды итогового регистра18 сдвига через блок 17 элементов Иустанавливаются в нулевое состояние.Если на выходе коммутатора 11 маскиустанавливается сигнал "0", то выбор,считывание и изменение содержимого итогового регистра 18 сдвига не вьшопняются. Если иа выходе второго элемента ИЛИ 21 единичный сигнап (хотя бы один . разряд итогового регистра 18.сдвига сохранил единичное состояние), то содер жимое регистра-счетчика 1 младших разрядов адреса увеличивается на единицу,45 в противном случае осушествпяется переход к определению номера следующего анализируемого массиваИ -разрядных чисеп. 41 8Дпя осуществления этого режима дополнительный разряд регистра 3 адреса устанавливается в состояние "0". Еслимладший разряд итогового регистра 18сдвига в единичном состоянии, то такжекак и в режиме считывания 1-разрядныхчисел производится выбор, считываниеи занесение считанного чиспа (незамаскированные разряды которого совпадаютс заданным признаком) в выходной регистр 20, В противном случае содержимое регистра-счетчика 1 младших разрядов адреса увеличивается на единицу исодержимое итогового регистра 18 сдвига сдвигается на один разряд в сторонумладших разрядов. Еспи на выходе второго эпемента ИЛИ 21 единичный сигнал,то осуществляется анализ младшего разряда итогового регистра сдвига вышеуказанным образом, в противном случае выполняется следуюший пункт, Определениеномера следующего анализируемого массива И - разрядных чисел.,Бпя осушествнения этого режима регистр-счетчик мпадших разрядов 1 адреса устанавпивается в нупевое состояние,содержимое регистра-счетчика 2 старшихразрядов адреса увеличивается на единицу, а итоговый регистр 18 сдвига устанавливается в состояние 11,1 Еспи навыходе первого элемента ИЛИ 5 единичный сигнал (содержимое регистра-счетчика 2 старших разрядов адреса не равно нулю), то осушествпяется переход копросу-определению адресов чисел заданного массива, в противном случае процесс ассоциативного считывания и -разрядных чисел по совпадению незамаскированных разрядов чисел с заданным признаком заканчивается,В режиме ассоциативной записи Иразрядных чисел начальные установки иопрос-определение адресов чисеп заданного массива в режиме ассоциативной записи И-разрядных чисел осуществляетсяаналогично режиму ассоциативного считывания И-разрядных чисел по совпадению с незамаскированными разрядами чисел с заданным признаком.5 О Если на первом выходе дешифратора 4 нупевой сигнал. (содержимое регистра- счетчика мпадших разрядов 1 адреса не равно нулю) то осушествпяется переход к опросу-определению адресов чисеп данного массива, описанного выше в противном случае выполняется считывание чисеп, незамаскированные разряды которых совпадают с заданным признаком,Осуществляется запись чисел по адресам, в которых хранятся числа, незамаскированные разряды которых совпадают с заданным признаком. Опя этого дополнительный разряд регистра 3 адреса устанавливается в состояние О", Если младший разряд итогового регистра 18 сдвига в единичном состоянии, то так же, как и в режиме записи И-разрядного9 942141 10чиспа производится запись й-разрядно- числу, в случае несовпадения каких-пибоФго числа в противном случае содержи- раэрядов считанного чиспа с разрядомЭмое регистра-счетчика 1 мпадших разря- признака, соответствующие им разрядыдов адреса увепичиваетсяд в пичивается на единицу и итогового регистра 18 сдвига через бпосодержимое итогового регистра 18 сдви 5 17 схем И устанавпиваются в нупевоега сдвигается на один разряд в сторону состояние, Еспи на выходе коммутатора11 маски устанавпивается сигнап "0,Е в х де второго эпемента то выбор, считывание и изменение содерЕспи на выходе второго эпемИЛИ 21 единичный сигнап, то осушест- жимого итогового регистра 18 сдвигавпяется анапнз мпадшего разряда итого- т не выпопняются,вого регистра 18 сдвига, в противном Если на выходе второвто й схемы ИЛИслучае выполняется опредепение номера 21 единичный сигнал (хотя бы один разспедуюшего анапизируемого. массива И, ряд итогового регистра 18 сдвига сохраняет единичное состояние), то содержи.Еспн на выходе первой схемы ИЛИ 5 15 мое регистра-счетчика 2 старших. Разряединичный сигнап, то осушествпяется пе- дов адреса увеличивается на единицу иреход к опросу-определению адресов чи- выполняется спедуюший пункт, иначесеп заданного массива, в противном спу- переход к опредепению номера спедуюшечае процесс ассоциативной записи И -раз- го анапизируемого массива данных, предрядных чисеп по совпадению нез аад нию незамаски -20 ставпяюших собой группу одноименных.рованных разрядов чисеп . зи .с заданным при- разрядов И чисел, описываемое ниже,знаком заканчивается. Еспи на выходе схемы ИЛИ 5 единичныйВ режиме ассоциативного считывания .сигнал (содержимое регистра.четчика 2данных, представпяюших собой группу од- старших разрядов адреса не равно нупю,поименных разрядов И чисеп по совпа то осушествпяется переход к опросу-Ся- денир незамаскированных разрядов дан- редепению адресов данных, в противномных с заданным признаком регистры-счет- случае выполняется считывание данных.чики 1 мпадших и 2 старших разрядов. представпяюших группу одноименных разадреса устанавпипиваются в нулевое состо- рядов И чисел, незамаскированные раэ,яние, допопнитепьный разряд регистра Э зо ряды которых совпадают с заданным прин фадреса устанавпивается в состояние О, знаком, Дпя осуществиения этого допоп,5 гие начальные установки анапогичны нитепьный разряд регистра 3 адреса усОругие начф 1 ф Еспижиму ассоциативного считывания и-раз анРежимуРядных чисел. Производится опрос-опре гист 1835 сдвига в единичном состоянии, тособой группу одноименных .Разрядов И . как и в режиме считывания данных, предчисел, незамаскированные разряды кото- . ставпяюших собой группу одноименныхвиборых совпадают. с заданным признаком. Разрядов И чисел, производится р,На управпяюшие входы коммутатора 10 считывание и запись считанных данныхпризнака и коммутатора 11 маски посту- юе в выходной регистр 20, в противноМ спуесные сигнапы младших разря- чае содержимое регистра-счетчи ка 2пают адрес едов регистра-счетчика 2 адреса. При старшйх разрядов адреса увеличиваетсяэтом на первые входы блока 14 эпемен-. на единицу и содержимое итогового рев ИСКЛРЧДЮШЕЕ ИЛИ чеРез коммута- гистРа 18 сдвига сдвигаетсЯ на одинтор 10 признака поступает сигнал вы, 5 разряд в сторону мпадщих разрядов. Есбранного разряда регистра 7 признака а пи на выходе второй схемы ИЛИ 21 едина выходе коммутатора 11 маски появпя- ничный сигнал, то осушествпяется аереется сигналя сигнал выбранного разряда регира ход к считыванию данных, в противномслучае выполняется определение номера56 следующего анализируемого массива данЕсли на выходе коммутатора 11 мас- ных, представпяюших собой группу одноки устанавливается сигнап "1 " то так именных разрядов И чиселже, как в режиме считывания И-разрядных чисеп, производится выбор запоминаДля осушествпения этого регистр счетюших элементов и считывание чисна, заэтом на вторых входах блока 14.эпементов ИСКЛЮЧАЮЩЕЕ ИЛИ появляются мое Регистра-счемое гистра-счетчика .1 младших Разрядов адреса увеличивается на 1, а итогосигналы, соответствующие считанному50 вый регистр 1.8 сдвига устанавпиваетсяв состояние 1 1, 1,Если. на первом выходе дешифратора4 нупевой сигнап (содержимое регистрасчетчика 1 младших разрядов адреса не 5равно нулю), то осуществляется переходна опрос-определение адресов данных, впротивном случае процесс ассоциативного считывания группы данных, представляющих собой группу одноименных разрядовчисел, по совпадению незамаскированных разрядов данных с заданнымпризнаком заканчивается,В режиме ассоциативной записи данных, представляющих собой группу одно. именных разрядов и. чисеп, начапьныеустановки и проведение опроса-определения адресов данных аналогично предыдущему режиму,Запись данных, представляющих собой 20группу одноименных разрядов И чисеп,по адресам, в которых хранятся данныенезамаскированные разряды которых совпадают с заданным признаком, производится спедуюшим образомд,ополнитепьный разряд регистра 3 адреса устанавпивается в состояние "1", Еспи младшийразряд итогового регистра 18 сдвига вединичном состоянии, то так же, как и врежиме записи подобных данных произво- зодится запись данных, в противном случаепроисходит увеличение на единицу регистра-счетчика 2 старших разрядов адресаи сдвига на один разряд в сторону младших разрядов итогового регистра 18сдвига,Если на выходе второй схемы ИЛИ21 единичный сигнап, то осушествпяется переход к анапизу младшего разрядаитогового регистра 18 сдвига, в противном спучае выполняется опредепепие номера следующего анализируемого массива данных, представпяюших собой группуодноименных разрядов И чисеп. Для этого производятся начапьные установки аналогичные как и при определении номераследующего анализируемого массива данных, представляющих собой группу одноименных разрядов у 1 чисел.Еспи на первом выходе дешифратора4 нулевой сигнал (содержимое регистрасчетчика 1 мпадших разрядов адреса. неравно нулю), то осуществпяется пункт опрос-опредепения адресов данных, в про- .тивном случае процесс ассоциативной за 55писи данных, представляющих собой группу одноименных разрядов И чисел заканчивается,Таким образом, в предпагаемом устройстве наряду с хранением информации, считыванием и записью И- разрядных чисел, считыванием и записью данных, представляющих собой одноименные разряды и чи сел, возможно также выпопнение ассоциативного считывания и записи )1 разрядных чисел и ассоциативного считывания и записи данных, представпяюших собой группу одноименных разрядов и чисел, что расширяет обпасть применения запоминающего устройства. формупа изобретения Запоминающее устройство по авт, св. % 826418, о т и и ч а ю щ е е с я тем, что, с целью расширения области его применения за счет ассоциативного считывания и записи информации по совпадению незамаскированных разрядов слов с заданным признаком, оно содержит регистры маски и признака, коммутаторы маски и признака, итоговый регистр сдвига, бпок элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, элементы ИЛИ и блок элементов И, входы которого подкпючены к выходам блока эпементов ИСКЛЮЧАЮЩЕЕ ИЛИ, а выходы - к входам итогового регистра сдвига, входы первого эпемента ИЛИ подключены к выходам старших разрядов адресного регистра, а выход первого элемента ИЛИ является соответствующим управпяюшим выходом устройства, выходы итогового регистра сдвига подкпючены к входам второго элемента ИЛИ, выход которого является соответствующим управляющим выходом устройства, одни входы блока эпементов ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к выходам выходного коммутатора, а другие входык выходу коммутатора признака, одни входы которого подключены к выходам мпадших разрядов адресного регистра, другие входы - к выходам регистра признака, одни входы коммутатора маски подключены к выходам мпадших разрядов регистра адреса, а другие входы -.к выходам регистра маски, выход коммутатора маски, явпяется соответствующим управляющим выходом устройства Источники информации,принятые во внимание при экспертизе942141 Составитель С, ШустенкоРедактор С. Юско Техред А,Бабинец Корректор ренн 2 аз пиал ППП Патент", г, Ужгород, уп, Проектная, 4 1/45 ВНИ 11303Тираж ПИ Гос о делам , Москва Подписноеитета СССРкрытийкая наб., д, 4/5 рственного коэобретений иЖ, Раушс