Устройство для синтеза тестов

О П И С А Н И Е (п)886003ИЗОВРЕТЕ Н ИЯК АЗТРРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветсннСоциалистическихрвсн убшнн б ) Дополнительное авт, санд-ву 1)М. Кл.(22)Заявлено с прнсоеланен аявнМ 6 06 Г 11 2 фафвтйййВ ав 9 пй Ивр дамм взвбватевв в фткрмт 1(54) УСТРОЙСТВ СИНТЕЗА ТЕСТО Изобретентельной техни Известны генерироватьдискретных сх моделям и мо тносится к вычисли е.тройства, позволявщиероверякицие тесты длям по их математическимелям неисправностей 1. В силу неадекватности схемы и модели, имеющей место в ряде случаев,синтезированные таким образом тестыявляются, фактически, тестами для1 омодели и не всегда тестами для сайойсхемы. Это составляет принципиальныйнедостаток таких устройств. Преодолеть указанную трудность можно путем1 йсинтеза теста по типовому заведомоисправному модулю. Однако такие устройства этого не позволяют,Наиболее близким техническим ре"шением к предлагаемому является устройство, с помощью которого тестсинтезируют по физическому модулюимитацией неисправностей в .интегральных схемах 21. Однако указанным устройством не гарантируется полнота синтезированного теста; синтез теста занимает чрезвычайно много времени, синтезированный тест оказывается излишне длинным.Первый недостаток обьясняется тем, что сравнение сигналов исправного модуля с имитируемыми неисиравностями в блоке сравнения осуществляется на уровне интегральных схем, а на уровне модулей (на выходах интегралвных схем, а не на выходах модулей интегральных схем), и, таким образом, не гарантируется транспортировка неисправностей на фиксированном входном наборе к выходам модуля. Это ведет к тому что тест, полученный беэ учеФта воэможности "транспортировки" неисправности, многие йеисправности не обнаруживает. Второй недостаток обусловлен тем, что для многовходовых модулей, содержащих элементы шестого и более высокого рангов, генерация тестов на случайных набо8860034вый выход имитатора неисправностейподключен к первому входу блока управления имитацией неисправностей,четвертый вход которого соединен спервой группой входов регистра результатов, введены логический блок,первый и второй входы которого под"ключены соответственно к пятому ишестому управляющим выходам блока 1 О управления, вход запуска которогоподключен к первому выходу логического блока, второй выход которогоподключен к группе входоЬ регистрарезультатов, вторая группа выходов 15 которого соединена с третьим входомлогического блока, четвертый входкоторого соединен с выходом блокасравнения, входы второго блока усилителей подключены к группе выходовимитатора неисправностей, выход второго блока усилителей. соединен совходом первого блока усилителей и,является входом-выходом устройства.Блок управления содержит дешифратор, элемент задержки, генераторимпульсов, счетчик и регистр, причем выходы дешифратора являются управляющими выходами блока, группавходов дешифратора соединена сгруппой выходов счетчика, первыйвход которого является вторым входомзапуска блока, второй и третий входысчетчика подключены соответственнок выходу элемента задержки и к выходу генератора импульсов, вход элемента задержки является первым. входомблока, первый вход генератора им- .пульсов является первым входом запуска блока, второй вход генератораимпульсов является импульсным входомблока, группа выходов регистра подключена к группе входов счетчика,Кроме того, логический блок содержит регистр сдвига, элементы И, группу элементов И, элемент ИЛИ и счетчик, причем первый вход элемента Иобъединен с тактовым входом регистрасдвига и является первым входом бло"ка, второй вход элемента И являетсячетвертым входом блока, выход элеменФ Ята И подключен к сдвигающему входурегистра сдвига, первая группа выходов регистра сдвига подключена к первой группе входов элементов И группыи является вторым входом блока, вторая 55 группа входов элементов И группы яв,ляется вторыми входами блока, третьимвходом блока, выход каждого элементаИ группы подключен к группе входов5 886003 4 сМетчика, группа выходов которого ф формируется следунщим образом,.Сигподключена к группе входов элементанал "0" или "1" из блока 8 сравнения ИЛИ, выход которого является первым поступает через элемент И 25 в млад- выходом блока. шнй разряд сдвигового регистра 24На чертеже изображена. структурная Э Прохождение этого сигнала через элесхема предлагаемого устройства, мент И 25, а также сдвиг содержащегоУстройство включает генератор.1 регистра 24 на один разряд в сторону псевдослучайных последовательностей, старших разрядов обеспечиваются упсинхронизатор 2, формирователь 3 , равляющим сигналом блока 10, сигналов (ненсправности), вход 4 1 В регистре 21 результатов хранит- сигналов модуля, в котором имитиру-ся список неисправностей СП 2, обнается неисправность, и эталонного мо- руживаемых на всех наборах, включен- дуля, выход 5 сигналов модуля с ими- ных в тест. Список СП 2 составляется тируемой неисправностью, блок 6 путем выполнения операции поразрядно- дискриминаторов, выход 7 сигналовго логического сложения содержимого этапониого модуля, блок 8 сравнения, ,регистра 21 с содерзюиым сдвигового. регистр 9 маски, блок 10 управления, . регистра 24 Для этого единичюй вход вход 11 сигналов интегральных схем каждого триггера регистра 21 соеди-. модуля, выход 12 сигналов первый нен с соответствующим единичным вы-, блок 13 усилителей,. сменную нипату фф,ходом триггера регистра 24, 14, интегральную схему 15, в кото= Дпя подсчета числа неисправностей, рой имитируются нейсаравности, пер-содержащихся в СП 1, из числа не вьй имитатор 16 неисйравнрстей, вто- принадлежащих СП 2 блок О последоварой имитатор 17 неисправностей, .тельно опрашивает одноименные разрясчетчик 18 неисправностей:, второй. 3 ды регистров 21 и 24. Опрос осущестблок 19 усилителей,. блок 20 управле- вляется путем подачи управляющего ння имитацией неисправностей,. ре- . сигнала на соответствующий элемент гистр 21 результатов, входы 22 пуль И, первый вход которого соепинен с та управления, логический блок 23, . нулевым. выходом триггера регистра 21 Регистр 24 сдвиг"а, элемент И 25, у результата, а второй - с еднничньм счетчик 26, элемент ИДИ 27, груйпу . выходом триггера сдвигового регистэлементов и 28; дешифратор 29,. эле- . ра 24На выходе элемента И 28 (на входе1Ъ И И второй дешифратор 32, триггер 33 со счетчика 26) появляется 1 дивь в счетньвч входом,. управляемый ключ 34,том случае, если соответствуааа вход 35 константных неисправностейнеисправность обнаруживаетс на ,генератор 36 импульсов, элемент 37 . очередном входном наборе и не обзадержки, элемент И-НЕ 38, элемент наружнвается ни на одном из вход" ИЛИ 39, элементы И 40, генератор 41 ных набороввключенных ранее в тест, .импульсов, счетчик 42, дешифратор 43,На элемент ИЛИ 27 выведены выходы элемент 44 задержки, регистр 45. .лишь трех разрядов счетчика 26, люВторой блок 19 усилителей предназ- бая ненулева комбинация значений начен дпя приведения сигналов, посту- которых свидетельствует о превышении пающих со второго имитатора 17 ненсп- меры значимости над пороговым эначе" равностей, к стандартному виду. Он .ноем, Например, если в качестве повыпопняется аналогично блоку 13, рогового значения выбрано четыреЛогический блок 23 составляет .неисправности, то на элемент. ИЛИ 27 список. неисправностей СП 1, обнаружн- должны быть выведены третий и старшие ваемых очередным входным набором; разряды счетчика. В ятом случае содер- составляет список неисправностей СП 2, жимое счетчика 26, равное значению 4ЗФобнаруживаемых входными наборами, и более (выходной сигнал элемента ИЛИ включенными ранее в тест, подсчитыва- . равен "1"), свидетельствует о том, ,ет число неисправностей, содержащихся что мера значимости соответственно в СП 1, изчисла не принадлежащих СП 2 равна и превышает пороговое значение (вычисляет меру значимости входного При подготовке устройства к работе набора); сравнивает меру значимостик формирователю 3 подключают два входного набора с пороговым значением. модуля, (Для краткости модуль, неСписок неисправностей СП 1, обнару-, исправности в котором не имитируютживаемых очередным входным набором, ; ся в процессе синтеза теста - первый, -а модуль, интегральные элементы которого поочередно подключают к имитаторам 16 и 1 7 неисправностей - второй). Одну иэ интегральных схем 15 второго модуля при помощи сменной платы 14 подключают к устройству, а с помощью выхода 12 сигнала - к модулю, В регистр 9 заносят маску активных входных переменных, а в регистр 21 - маску неисправностей в соответствии с выбранной схемой 15. Занесение масок осуществляют при помощи регистра переключателей пульта устройства, Выходы первого модуля соединяют со входами блока 8 сравнения, а выходы второго модуля - со входами блока 6 дискриминаторов.Тест для модуля представляет собой совокупность тестов для его интегральных элементов. Синтез теста для модуля осуществляется путем последовательной генерации и оптимизации входной последовательности (теста) для каждой из его интегральных схем,При синтезе теста для -ой,интегральной схемы модуля устройствоработает снедующим образом.После подключения 1-ой интегральной схемы к устройству и второму модулю, а первого и второго модулей к устройству производится установка всех функциональных блоков устройст" ва в исходное состояние и запуск генератора 36 импульсов блоком 20 управления имитацией неисправностей. По первому импульсу генератора 36 записывается единица в счетчик 18 неисправностей (осуществляются подготовительные операции.для имитагии первой неисправности в интегральной схеме 15). Возбуждается один из входсф дешифраторов 29 или 32, При .этом, если в первом разряде регистра 21 содержится "1" (первая неисправность не подлежит имитации), то на выходе одного из логических злемен" тов И 40 устанавливается сигнал , а на выходе логического элемента И-НЕ 38 - "0". Содержимое счетчика 18 увеличивается на "1", и анализируется следующий разряд регистра 21. В том случае, когда содержимое разряда регистра 21 равно "0", на выходе логического элемента И-НЕ 38 формируется сигнал "1", Этот сигнал останав" ливает генератор 36 импульсов и запускает блок 10 управления.В соответствии с содержимым счетчи- ка 18 осуществляется имитация неисправности, Например, если это состоя- / ние задает обрыв второго входа интегральной схемы, то соответствующий элемент И 30 имитатора 16 неисправностейотключает этот вход схемы 15 от ли-нии, связывающей его с одноименнымвходом 1-ой интегральной схемы вто. рого модуля. В том случае, когдадолжна имитироваться неисправность ввиде константы "0" или "1" некоторого выхода интегрального элемента,то соответствующий управляемый, ключ31 имитатора 17 неисправностей отключает вход второго блока 19 усилителейот соответствующего выхода интегральной схемы.15 и подключает его ко входу 35 константных неисправностей, накотором поддерживается сигнал, соответствующий состоянию триггера 33.После окончания процессов коммуфф тации в имитаторах 16 и 17 неисправностей блок 10 управления включаетгенератор 1 исинхронизатор 2 и темсамым совместно с регистром 9 маскиобеспечивает генерирование псевдоф случайных входных наборов иэ активныхпеременных и подачу их на входы формирователей 3. формирователь 3 устанавливает на входах первого и второгомодулей последовательность сигналов в. ЗЭ соответствии с набором активных переменных. Выходные сигналы первогомодуля по шинам 7 поступают на блоксравнения 8 непосредственно, а выходные сигналы второго модуля по выуу ходу 5 - через блок б дискриминаторов.Причем выходные сигналы второго модуля (реакция модуля с неисправностью)формируются следующим образом.Входные сигналы интегральной схем мы 5 поступают иэ функциональныхцелей модуля в блок 13 усилителей и,первый имитатор 16 неисправностей.Сформированные на выходах интегральной схема 15 сигналы через з второй имитатор 17 неисправностейпоступают во второй блок 19 ускпителей, где приводятся к стандартномувиду, и далее - в функциональные .пепи второго модуля. Этим самым осуществляется проверка транспортировкиимитируемой неисправности к выходамвторого модуля.Выходные сигналы блока 6 дискриминаторов, отражающие логическиезначения выходов второго модуля,сравниваются блоком 8 с выходнымисигнапами первого модуля, Если логические значения сравниваемых сигналов совпадают, то блок 8 формирует9886003сигнал "0", в противном случае - "1".Несовпадение сигналов означает, чтоимитируемая неисправность на данномнаборе активных переменных обнаруживается, иначе - не обнаруживается(не транспортируется этим набором квыходам модуля).Сигнапы "0" и "1" поступают влогический блок 23 для формированиясписка обнаруживаемых неисправностейна текущем входном наборе. Эти сиг"налы записываются в младший разрядрегистра 24,а содержимое последйегосдвигается на один разряд вправосигналом дешифратора 43. Синхросигнал опроса выходов из блока 6,задержанный элементом 44 задержки,сбрасывает счетчик 42 в ноль, Навыходе временного распределителя,образованного генератором 41, счетчиком 42 и дешифратором 43, формирует-.ся сигнал запуска генератора 36,Этот сигнал запускает генератор 36импульсов, и процесс повторяется дляочередной неисправности 1-го элемента.После того как все неисправности1-ой интегральной схемы на рассматриваемом входном наборе окажутся проанализированными, по сигналу переполнения счетчика 18 неисправностей всчетчик 42 блока 10 управления заносится содержимое регистра 45. На выходе дешифратора 43 формируется сигнал управления элементами И 28, по. которому в логическом блоке 23 вычисляется мера значимости входного набора. Если мера значимости входного набора не ниже порогового значения,то на выходе элемента ИЛИ 27 формируется сигнал, блокирующий запуск генератора 41, Этот набор включается впоследовательность входных наборовкак элементарный тест, а также запоминаются неисправности, обнаружи-,ваемые на этом наборе. 10 В том случае, когда мера значимости входного набора ниже порогового значения, этот набор исключается иэ рассмотрения, на выходе элемента ИЛИ 27 формируется сигнал "0", и блок 10 управления передает управление схеме 20 управления имитацией неисправнос-. тей. Последняя осуществляет управление имитацией неисправности, имеющей наименьший номер в списке необнаруживаемых СП 2,и запускает блок 1 О для обеспечения Формирования очередного набора активных переменных,Таким образом, предлагаемое устройство осуществляет сравнение сигналов не на выходе интегральных элементов, а на выходе модулей интегральных элементов, гарантируя темсамым транспортировку имитируемыхнеисправностей входными наборами квыходам модуля, что обеспечивает, всваю очередь, повышение полноты про- Е веряющих тестов примерно в два раза,Поскольку число активных переменных для интегральных элементов, какправило, в несколько раз меньше числа входных переменных модуля, а введу дение регистра 9 маски обеспечиваетФормирование входных наборов лишь наактивных переменных, то это уменьшает трудоемкость задачи перебора нанесколько порядков.Реализация поиска тестов не на,производных входных наборах, а нанаборах активных входных переменныхсущественно уменьшает длину теста.Это объясняется тем, что эффектив-ность наборов активных входных переменных выше эффективности произвольных наборов. Кроме того, введениелогического блока и его связей позволяет проводить локальную оптимизациютеста, например, по известному критерию Чжена, что уменьшает длину теста, синтеэируемого с помощью. предлагаемого устройства,в несколько раэ.Формула изобретения ЭЭ1 . Устройство для синтеза тестов,содержащее блок управления, блок управления имитацией неисправностей,имитатор неисправностей, формировательсигналов, генератор псевдослучайных 4последовательностей, синхронизатор,блок дискриминаторов, блок сравнения,регистр результата, первый блок усилителей, счетчик неисправностей, причем выход формирователя сигналов нефф исправности является первым выходомустройства, первый вход формирователясигналов подключен к выходу генератора псевдослучайных последовательностей, первый вход которого соединен с фф первым выходом синхронизатора, второйвыход которого подключен ко второмувходу формирователя сигналов, третийвход которого соединен с первым управляющим выходом блока управления, вто- И рой, третий, четвертый и пятый управляющие выходы которого подключенсоответственно к первому входухронизатора, объединенного со вто886003 11рым входом генератора псевдослучайных последовательностей, к первому входу блока дискриминаторов, к первому входу блока сравнения и ко входу запуска блока управления имитацией неисправностей, первый вход блока управления подключен к первому выходу блока дискриминаторов, второй выход которого соединен со вторым входом блока сравнения, третий вход которого является входом сигнала эталона устройства, сигнальный вход блока дискриминаторов является вторым входом устройства, импульсный вход блока управления объединен со входом запуска блока управления имитацией неисправностей, первый вход запуска блока управления подключен к первому выходу счетчика неисправностей, вход которого подключен к первому входу имитатора неисправностей и к выходу блока управления имитацией неисправностей, второй выход счетчика неисправностей подключен ко второму входу имитатора неисправностей, третий вход которого подключен к выходу первого блока усилителей, первый выход имитатора неисправностей подключен к первому входу блока управления имитацией неисправностей, четвертый вход которого соединен с первой группой входов регистра результатов, о т л и ч а ю щ е - е с я тем, что, с целью увеличения полноты контроля, в него введены логический блок, первый и второй входы которогь подключены соответственно к пятому и шестому управляющим выходам блока управления, вход запуска которого подключен к первому выходу логического блока, второй выход которого подключен к группе входов регистра результатов, вторая группа выходов которого соединена с третьим входом логического блока, четвертый вход которого соединен с выходом блока сравнения, входы второго блока усилителей подключены к группе выходов имитатора неисправностей, выход второго блока усилителей соединен со входом первого блока усилителей и является входом-выходом устройства. 12.2. Устройство по п.1,о т л и ч аю щ е е с я тем, что блок управления содержит дешифратор, элементзадержки, генератор импульсов, счетчик и регистр, причем выходы дешифратора являются управляющими выходами блока, группа входов дешифраторасоединена с группой выходов счетчика, первый вход которого является 1 ф вторым входом запуска блока, второйи третий входы счетчика подключенысоответственно к выходу элемента задержки и к выходу генератора импульсов, вход элемента задержки яв- .1 З ляется первым входом блока, первыйвход генератора импульсов являетсяпервым входом запуска блока втовтороивход генератора импульсов являетсяимпульсным входом блока, группа выу 11 ходов регистра подключена к группевходов счетчика. 3. Устройство по п.1, о т л и ч аю щ е е с я тем, что логическийу блок содержит регистр сдвига, элементы И, группу элементов И, элементИЛИ и счетчик, причем первый входэлемента И объединен. с тактовымвходом регистра сдвига и являетсяпервым входом блока, второй вход элемента И является четвертым входомблока, выход элемента И подключен ксдвигающему входу регистра сдвига,первая группа выходов регистра сдви"га подключена к первой группе входовИэлементов И группы и является вторымвходом блока, вторая группа входовэлементов И группы является вторымивходами блока, третьим входом блока,49выход каждого элемента И группы подключен к группе входов счетчика,группа выходов которого подключена кгруппе входов элемента ИЛИ, выходкоторого является первым выходомблока.43Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССРУ 526895, кл. С 06 Г 11/00, 19742. Авторское свидетельство СССРф В 59713, кл. С 06 Г 11/00, 1974