Модуль матричного коммутатора

СООЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУ БЛИН 5 16 51)5 С 06 Р 7тво СССР О, 1987. о СССР о, 1987. МУТАТОРА к вычис быть иссредств ных вь чис ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОЧНРЦТИЯПРИ ГКНТ СССР ОПИСАНИЕ И АВТОРСКОМУ СИИ(54) МОЛУЛЬ МАТРИЧНОГО КО (57) Изобретение относитс лительной технике и может пользовано при построении коммутации мультипроцессор тельных систем, абонентских системсвязи с децентрализованным управлением, коммутационных средств параллельного обмена информацией в измерительных системах. Цель изобретенияупрощение модуля. Поставленная цельдостигается тем, что модуль матричного коммутатора содержит с первого потретий блоки 11-1.3 организации очередей сообщений, регистр 2 идентификатора модуля, блок 3 анализа очереди сообщений, мультиплексор 4, регистр 5,демультиплексор 6, триггер 7, блок8 синхронизации, первый и второйэлементы сравнения 9 и 10, первый ивторой дешифраторы 11 и 12, элементИ 13, 2 з,п. ф-лы, 4 ил., 2 табл.Изобретение относится к вычислительной технике и может быть использовано при построении средств коммутации мультиплексорных вычислительныхсистем, абонентских систем связи сдецентрализованным управлением, коммутационных средств параллельногообмена информацией в измерительныхсистемах. 10Цельизобретения - упрощение модуля.На Фиг. 1 представлена схема мо,дуля матричного коммутатора, на, фиг. 2 - схема блока организации оце: редей сообщений; на Фиг. 3 - схемаблока анализа оцереди сообщений:,на Фиг. 4 - пример организации матричного коммутатора размерностью Зх 3,Модуль матричного коммутатора 20содержит с первого по третий блоки1.1 - 1.3 организации очередей сооб.щений, регистр 2 идентификатора мо-дуля, блок 3 анализа очереди сообщений, мультиплексор 4, регистр 5, демультиплексор 6, триггер 7, блок 8.синхронизации, первый 9 и второй 10элементы сревнения, первый 11 и второй 12 дешифраторы, элемент И 13, спервой по третью группы информацион ных входов 14-16 модуля, с первойпо третью группы выходов 17-19 модуля, .Блок 1 содержит с первого по Е-йрегистры 20.1 - 20.1 с (где 1 с - глубина очереди сообщений). первую группуиз (1 с) элементов ИЛИ 21.1 с - 21.1 с,демультиплексор 22, первую группуиз Е элементов И 2, - 23 вторуюгруппу из Е элементов И 24,1 - 24.1,вторую группу изэлементов ИЛИ25. - 25.1, регистр 26 глубины оцереди, первый элемент И 27, элементНЕ 28, второй элемент И 29, элементИЛИ 30, элемент 31 задержки.Блок анализа очереди сообщенийсодержит узел 32 постоянной памяти,с первого по третий элементы сравнения 33-35, элемент ИЛИ 36.Р50Блоки 1.1 - 1.3 организации очередей сообщений предназначены для организации очередей сообщений, поступающих от двух соседних аналогичных устройств и собственного устройства, например процессорного элемента в мультипроцессорной системе,Регистр 2 идентификатора модуля предназначен для хранения кода, определяющего местоположение модуля вматрице модулей, коммутатора.Блок 3 анализа очереди сообщенийпредназначен для анализа загруженности блоков 1.1 - 1,3 организации .очередей сообщений и организации ихопроса в зависимости от длины очереди поступивших сообщений,Демультиплексор 6 предназначендля коммутации сообщения в зависимости от его принадлежности в одноиз трех направлений - к соседним модулям вправо или вверх, к собственному процессорному элементу или другому операционному устройству.Модуль работает следующим образом.Матричный коммутатор состоит измножества однотипных программируемыхмодулей, осуществляющих передачусообщений в двух направлениях - вгоризонтальном (слева направо) и ввертикальном (снизу вверх), Так какстрока модулей образует одно кольцо,а столбец другое кольцо, то имеетсявозможность полносвязного взаимодействия модулей.Пусть необходимо осуществить коммутацию сообщения от модуля с номером (31) к модулю с номером (13).В этом случае сообщение от операционного устройства поступает на вход14 модуля и заносится в блок 1.1Вдва других блока 1.2 и .3 заносится инфсрмация в данном случае от модулей (33) и (11) .Так как регистры 20.1 - 20.Е блока 1.1 находились в нулевом состоянии, то на выходах элементов И 24.в24."к присутствуют сигналы логицескихединиц. Эти сигналы поступают науправляющий вход демультиплексора 22и определяют запись сообщения в регистр 20.1 через элемент ИЛИ 211. Состояние регистра 0,1 будет отличным от нулевого и на выходах элементов И 24.1 - 24,к будет код 110, который заносится в регистр 26 глубины очереди, Нэ выходе элемен" та НЕ 28 появляется сигнал логической единицы, идентифицирующий наличие информации в блоке 1,1. Этот сигнал одновременно с кодом длины очереди с выхода регистра 26 поступает с выхода блока 1.1 на вход блока 3 анализа очереди сообщений, На выходе элемента ИЛИ 36 формируется сигнал логической единицы, который устанав 5 15ливает триггер 7 в единичное состоя-.ние.Так как очереди сообщений в блоках 1,2 и 13 пусты, то на выходеэлемента сравнения 33 блока 3 формируется сигнал "Больше", который,поступая на вход узла 32 постояннойпамяти, образует на его выходе кодопроса блока 11. Этот код поступаетна управляющий вход мультиплексора4 и по первому тактовому импульсус выхода блока 8 синхронизации информация с регистра 20.1 блока 1.1 черезмультиплексор будет занесена в регистр 5, 751 б 7 6 Табли ца 1 51015 ходит следующим образом. Адресная часть сообщения сравнивается с адресом (идентификатором) модуля по номерам строки и столбца и определя" ется одно из трех возможных направлений передачи по следующему правилу. Пусть А и В - коды адресов модуля соответственно по горизонтали и вертикали в матричном коммутаторе, а С и Р - коды адресов приемника инФормации.Процедура выбора направления передачи информации определяется табл.1.Передаваемое сообщение состоитиз двух частей - адресной и операционной. При этом адресная часть определяет местоположение модуля-получателя информации по горизонтали (встроке) и вертикали (в столбце).Поэтому при несовпадении адресов погоризонтали и вертикали с кодом-идентификатором модуля, считываемым изрегистра 2 на элементах сравнения9 и 10, определяется дешифратором12 (выдачи) продвижение сообщения вгоризонтальном направлении - на соответствующий выход демультиплексора б.С выхода блока 3 анализа очередисообщений выдается код опроса блока1.1. Этот сигнал с выхода дешифратора 11 (опроса) поступает на управ"ляющий вход блока 1,1,Очередной тактовый импульс свыхода блока 8 синхронизации поступает на вход синхронизации блока1.1. Этот сигнал через элемент И 29и элементы ИЛИ 25. - 25 Л поступаетна входы записи-чтения регистров20.1 - 20.Е, в результате чего прои-зойдет сдвиг информации. Так какрегистр 20.2 был в нулевом состоянии,то в регистр. 20.1 будет занесена нулевая информация. На выходе элементаНБ 28 будет сигнал логического нуля.И если очереди сообщений в блоках1.2 и 1.3 пусты, то на выходе элемен.та ИЛИ 36 будет сигнал логическогонуля. Этот сигнал поступает на инверсный вход элемента И 13 и разрешает тем самым обнуление триггера 7 поочередному тактовому импульсу с выхода блока 8 синхронизации.Выбор направления передачи информации в матричном коммутаторе проис.Соотношение кодов адресов Направлениепередачи сообщения по горизон- по вертитали кали 25 30 А) С А ) С АС А(С А(С А(С А =- С А=С А=С ВР В=Р В ( Р В)Р В =Р В (Р В ) Р В=Р В(Р ВправоВверхВправоВправоВверхВправоВправоСвой модульВправо 35 40 Процедура выбора направления продвижения информации реализуется дешифратором 11.Процедура опроса блоков 1,1 - 1.3 основана на приоритетном обслуживании блоков, имеющих максимальнуюглубину очереди сообщений. При равенстве очередей осуществляется последовательный их опрос, начиная с .бло ка 1.1, что реализуется блоком 3 анализа очереди сообщений.Сравнение кодов длин (глубины)очередей осуществляется элементамисравнения 33-35, и в засивисимости50 от их соотношения с выходов узла 32постоянной памяти выдается код опро"са блоков 1,1 - 1.3 в соответствиисо следующим правилом. Пусть О, Ри К соответственно длины очередей в 55первом, втором и в третьем блоках1,1 - 1,3, тогда работа блока 3 мо,жет быть реализована в соответствиис содержимым узла 32 постоянной памяти, которое представлено в табл.2.(од опроса СФотношение кодовдЛин очередей 00 ОО 10 ОО, 01 01 ОО 10 0 О О Р 0;= Р =.К О= Р, К 0;=Р К О- К Р 0=К (Р Р=К )О Р=В (О О) Р К 0(Р(К 20 Формула изобретения 1, Модуль матричного коммутатора,содержащий с первого по третий блокиорганизации очередей сообщений,мультиплексор, регистр идентификатора модуля, демультиплексор, регистр,триггер, первый и второй дешифраторы,элемент И и блок синхронизации, при- ЗОчем выходы первой группы блоков оргайизации очередей сообщений с первогоПо третий подключены соответственноК информационным входам с первой потретью групп мультиплексора, выход дтриггера подключен к входу режимаблока синхронизации, первый выход которого подключен к входам записи-чте,ния регистра и регистра идентификаторамодуля, второй выход блока синхронизации подключен к входам синхронизации блоков организации очередей сообщений с первого по третий, информационные входы которых подключенысоответственно к информационным входам групп с первой по третью модуля,выход элемента И подключен к входу. установки в "0" триггера, третий выход блока синхронизации подключен кпервому информационному входу демуль- ртиплексора, второй информационныйвход которого подключен к пеовомувыходу регистра, о т л и ч а ю щ и йс я тем, что, с целью упрощения модуля, он содержит блок анализа очереди сообщений, первый и второй элементы сравнения, причем выходы второйгруппы блоков организации очередейсообщений с первого по треТий подключенц соответственно к информационным входам первой, второй и третьей групп блока анализа очереди сообщений, первый выход которого подключен к управляющему входу мультиплексора и к входу первого дешифратора, с пер вого по третий выходы которого подключены соответственно к управляющим входам блоков организации очередейсообщений с первого по третий, второйвыход блока анализа очереди сообщений подключен к информационному входутриггера и к первому входу элемента И, второй вход которого подключен к третьему выходу блока синхронизации, аыход мультиплексора подключен к инФормационному входу регистра, второй выход которого подключен к первому входу первого элемента сравненйя и к трвтьему информационному входу демультиплексора, третий выход регистра подключен к первому входу второго элемента сравнения и к четвертому информационному входу демультиплексора, выходы первой, второй и третьейгрупп которого подключены соответственно к выходам первой, второй и третьей групп модуля, первый и второйвыходы регистра идентификатора модуляподключены соответственно к вторым входам пеового и второго элементов сравнения, выходы которых подключены к входам второго дешифратора, выходы которого подключены к управляющим входам демультиплексора,2. Модуль по и, 1, о т л и ч а ющ и й с я тем, что каждый блок организации очередей сообщений содержитЕ регистров (где 1 - глубина очереди сообщений), демультиплексор, первую группу из Кэлементов ИЛИ, первую и вторую группы по 1 с элементов И в каждой, вторую группу из 1 с элементов ИЛИ, регистр глубины очереди, первый и второй элементы И, элемент НГ,элемент ИЛИ и элемент задержки, причем в каждом блоке организации очередейсообщений первый информационный входблока организации очередей сообщенийподключен к первым входам элементовИ первой группы и к первому входуэлемента ИЛИ, выход которого подключен к входу элемента задержки, выход которого подключен к входу записи- чтения регистра глубины очереди, с второй по а-й информационные входы (где а - разрядность сообщения) блока организации очередей сообщений915 подключены соответственно к информа- . ционным входам с первого по а-й демультиплексор, выходы первой группы которого подключены соответственно к информационным входам первого регистра, выходы с второй по Е-ю группу демультиплексора подключены соответственно к входам первых групп элементов ИЛИ с первого по Ь)-й первой Группы, выходы которых подключены соответственно к информацион ным входам регистров с второго по Е-й, выходы Ъ-го регистра,(где Ь =1, , 1 с) подключены соответственно к входам второй группы Ь-го элемента ИЛИ первой группы и соответственно к входам Ь-го элемента И второй группы, выходы Е-го регистра подключены соответственно к выходам первой группы блока организации оцередей сообщений и соответственно к входам 1-го элемента И второй группы, выход с-го элемента И первой группы (где с = 1, , 1) подключен к первому входу с-го элемента ИЛИ второй группы, выход которого подключен к входу заПиси-чтения с-го регистра, вход синхронизации и управляющий вход блока организации очередей сообщений подключены соответственно к первому и второму входам первого элемента И, выход которого подключен к вторым входам элементов ИЛИ второй группы, к второму входу 5 лемента ИЛИ и к управляющему входу демультиплексора, выход с-го элемента И второй группы подключен к второму входу с-го элемента И первой группы, к с-му управляющему входу группы, демультиплексора, к с-му информационному входу регистра глубины очереди и к входам 75167 10второго элемента И, выход которогоподключен к входу элемента НЕ, выхо-ды регистра глубины очереди и выход 5элемента НГ подключены к выходам второй группы блока организации оцередей сообщений,3. Модуль по и, 1, о т л и ч а ю щ и й с я тем, цто блок анализа очереди сообщений содержит три элементасравнения, элемент ИЛИ и узел постоянной памяти, причем первые информационные входы первой, второй и третьей 15 групп блока анализа очереди сообщений подключены соответственно к первому, второму и третьему входамэлемента ИЛИ, с второго по а-й информационные входы первой группы бло.20 ка анализа очереди сообщений подклю"цены соответственно к входам первойгруппы первого и второго элементовсравнения, с второго по а-й информационные входы второй группы блокаанализа очереди сообщений подключены,соответственно к входам второй группы первого элемента сравнения и соот"ветственно к входам первой группытретьего элемента сравнения с вто рого по а-й информационные входытретьей группы блока анализа очередисообщений подключены соответственнок входам вторых групп второго и третьего элементов сравнения, первые выходы, вторые выходы и третьи выходыэлементов сравнения с первого потретий подклюцены соответственно кадресным входам узла постоянной памяти, выход которого подключен к перво му выходу блока анализа очереди сообщений, второй выход которого подключен к выходу элемента ИЛИ.Составитель В.СмирновТехреду И.Уоданич Корректор М.Максимишине ктор Н,Киштулин Подписно и ГКНТ ССС енно-издательский комбинат "Патент", г, Ужгород, ул. Гагарина, 101 роизвод Заказ 184 Тираж 574ВНИИПИ Государственного комитета по изобретен113035, Иоскэа, Ж, Раушска м и открытиямнаб., д, 4/5