Преобразователь двоичного кода в двоично-десятичный

О П И С А Н И Е пи 883893ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскнкСоциалистическихРеспублик(23) Приоритет ао делан изобретений и открытий(72) Авторы изобретения А,Е.Марютин и Б.С.Демченко Краснодарский ордена Трудового Красного Знамени завод электроизмерительных приборов(54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙИзобретение относится к автоматикеи вычислительной технике и может быть использовано при построении двоично-.десятичных преобразователей.Известен преобразователь двоичного кода в двоично-десятичный, содержащий блок управления, переключатель эквивалентов, запоминающий блок сумматор-вычитатель и сдвигатель 1. 1 ОНедостаток известного преобразователя состоит в относительно низком быстродействии, связанного с необходимостью реализации операций деления.Известен также преобразователь двоичного кода в двоично.-десятичный,содержащий регистр, сумматор-вычитатель, блок хранения эквивалентов и каскады из десяти схем сравнения 21.Недостаток данного преобразователя состоит в большом объеме аппаратуры.Наиболее близким к предлагаемому по технической су 11 ности и схемному построению является преобразователь двоичного кода в двоично-десятичный, содержащий блок управления, регистр цифры, регистр номера тетрады, блок хранения эквивалентов, схему сравнения, регистр преобразуемого числа и сумматор в вычитате ГЗ.Недостаток известного преобразователя состоит в низком быстродействии, связанньпч с необходимостью большого большого числа тактов, для определения значения каждого десятичного разРядаЦель изобретения - увеличение быстродействия.Поставленная цель достигается тем, что в преобразователь двоичного кода в двоично-десятичный, содержащий блок управления, вход которого соединен с управляющим входом преобразователя, регистр цифры, регистр номера тетрады, блок хранения эквивалентов, схему сравнения, регистр преобразуемого числа, сумматор-вычитатель, первый вход которого соединен с выходом883893 Блок О представляет собой про-. граммируемый блок памяти, на адресные цепи которого поступает результат сравнения (выходы 13-15) и состояние регистра 5 (вход 16), а в ячейках по этим адресам хранятся двоичные коды анализируемых десятичных цифр и результатов преобразования согласно таблице.При отсутствии сигнала на выходе 17 код на выходе 18 через регистр 5 определяет адрес двоичного эквивалента, который выбирается из блока 6 хранения эквивалентов для следующего шага анализа. Наличие сигнала на выходе 17 соответствует окончанию 50 55 блока хранения эквивалентов, второй вход соединен с первым входом схемы сравнения и с выходом регистра преобразуемого числа, вход которого соединен с выходом сумматора-вычитателя, дополнительно введен блок памяти,инФормационный вход которого соединен с выходом регистра цифры, управляю, щие входы соединены с выходами схемы сравнения, второй вход которой соединен с выходом блока хранения эквивалентов, первый выход блока памяти соединен с управляющим входом сумматора-вычитателя и с входом изменения номера разряда блока управления, второй выход блока памяти соединен с первым входом регистра цифры, первый и второй выходы блока управления соединены соответственно с входом регистра номера тетрады и вторым входом регистра цифры. 1(роме того, блок управления содержит счетчик, элемент И-ИЛИ-НЕ, первый, второй, третий, четвертый, пятый и шестой элементы.И, три элемента ИЛИ, элемент И-НЕ, выход которого соединен со входом счетчика, выходы которого являются первым выходом блока управления и соединены со входами элемента И-ИЛИ-НЕ, выход которого соединен с первыми входами второго и шестого элементов И, вход изменения номера разряда блока управления соединен с первыми входами элемента И-НЕ и первого и пятого элементов И, управляющий вход блока управления соединен со вторыми входами элемента И-НЕ, первого, второго, пятого и шестого элементов И и первыми входаьи третьего и четвертого элементов И, вторые входы которых соединены с входом логической единицы, входы 1 -го элемента ИЛИ (1=1-:3)соединены соответственно с выходами (21-1)-го и 21-го элементов И, а выходы всех элементов являются вторым выходом блока управления.На фиг.1 представлена блок-схема предлагаемого преобразователя; на фиг.2 - схема блока управления.Преобразователь содержит блок 1 управления; вход которого соединен с управляющим входом 2 преобразователя, переключатель 3 эквивалентов состоящий из регистра 4 номера тетрады и регистра 5 цифры, блок 6 хранения эквивалентов, сумматор-вычитатсль 7, регистр 8 преобразуемого числа, схе 5 1 О 15 20 25 30 35 40 4ма 9 сравнения, блок 1 О памяти,входы 11-12 схемы 9 сравнения, выходы 13-15 схемы 9 сравнения,информационный вход 16 блока О памяти, выходы 17-18 блока 1 О памяти, вход 19 двоичного преобразуемого числа регист ра 8.Блок управления 1 состоит (Фиг.2) из счетчика 20, формирователя 21 кодов, элемента И-НЕ 22, элемента И-ИЛИ-НЕ 23. Выходы 24 счетчика 20 являются первым выходом блока управления, а выходы 25 формирователя кодов в втор выходом блока управления.Через вход 26 на Формирователь кодов подается сигнал логической единицы. Формирователь 21 кодов содержит шесть элементов И 27-32 и три элемента ИЛИ 33-35.В блоке 6 хранения эквивалентов записаны двоичные эквиваленты десятичных чисел вида а 10 , где О значение десятичной цифры (1-:9), К - порядок десятичной цифры.Выбор двоичного эквивалента производится по адресу, задаваемому кодом на регистрах 4 и 5, выходы которых подключены к адресным цепям блока 6 хранения эквивалентов. Разряд ность регистра 4 определяется количеством де ятичных разрядов переводного числа (количеством тетрад) .Регистр 5 состоит из четырех двоичных разрядов, В зависимости от соотношения кодов,на выходах 13-15 схемы 9 сравнения появляется код сравнения. Если А)В сигнал неравенства появляется на выходе 13 код (100), при А(В - на выходе 14 (код 010) , а при равенстве кодов А-В сигнал появляется на выходе 15 (код 001),88389 1 10; 210; 31 О;41 О; 5 1 О;6 1 О К-Ю 20 преобразования и на выходе 18 Формируется код двоично-десятичной тетрады.Преобразование осуществляется последовательным нахождением тетрат 3 двончно-десятичного кода, начиная со старшей тетрады, путем сравнЕния по абсолютному значению преобразуемого числа с заданным двоичным эквивалентом О 10 к " . С целью минимн Предлагаемый преобразователь ра.ботает следующим образом.Преобразуемое двоичное число по входу 19 поступает на регистр 8.Управляющий импульс, поступающий по входу 2, запускает блок 1 управления который вырабатывает последователь 23 ность команд и посылает их на переключатель 3 эквивалентов. С первого выхода блока управления в регистр 4 заносится код выбора двоичного эквивалента старшей.тетрады, а в регистр 5 со второго выхода блока 1 заносит 30 ся код (0101) (соответствующий цифре пять). По установленному коду адреса из блока 6 хранения эквивалентов выбирается код двоичного эквивалента.Схема сравнения производит срав кение преобразуемого числа, поступившего с выхода регистра 8 с кодом двоичного эквивалента. Код результата сравнения по трем выходам 13-15 поступает соответственно на первый, второй 40 и третий входы блока 10,на четвертый вход которого поступает код цифры двоичного эквивалента (010 1) .Программирования блока 10 показано в таблице. По сформированному таким образом адресу выбирается код из блока 1 О.При этом возможные случаи:а) преобразуемое двоичное число равно по абсолютной величине двоичному эквиваленту. На выходах 13-15 устанавливается код (001) (строка 3 таблицы), по которому вырабатывается сигнал окончания преобразования на выходе 17 и формируется код тетрады на выходе 18. Сумматор-вычитатель производит вычитание двоичного эквивалента, при котором регистр 8 "обнуляется",3 Фзации числа шагов сравнения преобразуемого двоичного кода с задаваемыми двоичными эквивалентами, преобразование каждой тетрады начинается с выбора дво. ичного эквивалента равного 5 10 " ", Последовательность выбора двоичных эквивалентов схематически представлена в виде;Начало преобразования а блок 1 управления вырабатывает ко-:манды для перехода на следующую тетраду (в следующие тетрады записаны нули).б) преобразуемое двоичное числобольше или меньше двоичного эквивалента. При этом код на выходе схемысравнения соответственно (100) или(010) , по которому Формируется адресдля выбора цифры последующего эквиваплента. Признаком окончания формирования тетрады служит появление сигналана выходе 17 блока 10,П р и м е р , Преобразование двоичного числа, соответствующего (50001)в двоично-десятичный код. В первомтакте преобразуемое число сравниваетК ся с двоичным эквивалентом 5 10равным (50000), На выходе схемы 9сравнения устанавливается код 100(строка 1 таблицы) по которому, совместно с кодом цифры на входе 16,формируется на выходе 18 блока 10код цифры для дальнейшего анализа(в данном примере он соответствуетсеми), который поступает на второйвход регистра 5. На выходе 17 .сигналотсутствует. Код с выхода 18 заносится в регистр 5. Во втором такте производится сравнение преобразуемого числа (50001) с другим двоичным эквивалентом (70000) . На выходе схемы сравнения устанавливается код (010)(строка 5 таблицы), по которому на выходе 18 сформируется код цифры шесть и заносится в регистр 5. На выходе 7 сигнал отсутствует.В третьем такте производится срав" кение преобразуемого числа с двоичным эквивалентом, соответствующим883893 тмакс= 4 тор + тсл Три Т ср Тсл Выход 18 Вход 16 ВыЗначение Выходы Строка,Р ход десятичной цифры1 2 1 Ю 53 54 5512 34 17 0 1 0 1 0 0 11 0 0 1 0 0 1 0 1 1 0 0 0 1 0 1 0 0 0 1 1 0 1 О 1 числу (60000). Так как и в этом случае А(В, на выходе схемы сравненияустанавливается код (010) (строка 11таблицы). Так как преобразуемое двоичное число 50000(А ( 60000 на выходе8 формируется цифра пять (код 0101)и появляется сигнал на выходе 17,по которому производится запись кодацифры в двоично-десятичную тетраду,что соответствует выработке командыготовности тетрады. Одновременнокод цифры поступает через регистр5 на блок хранения эквивалентов длявыборки двоичного эквивалента, соответствующего (50000), а сигнал свыхода 17 поступает на управляющийвход сумматора-вычитателя 7 и второйвход блока 1 управления. В суммато-ре-вычитателе 7 производится вычитание найденного двоичного эквивалентаиз преобразуемого числа и полученныйостаток записывается в регистр 8.Изблоков управления в регистр.4 заносится код адреса для задания эквивалентов следующей тетрады, а в регистр5 - начальный код равный пяти. Поустановленным кодам адреса выбираетсякод двоичного эквивалента равный510 . Порядок определения цифрывторой и последующих тетрад не отличается от описанного. После отыскания цифры младшей тетрады преобразование оканчивается.Блок 1 управления работает следующим образом,В исходном состоянии счетчик 20установлен в "0". По первому сигналуна входе 2 нулевой код в счетчике 20сохраняется, что соответствует заданию адреса порядка двоичных эквивалентов старшей тетрады, а с выхода формирователя 21 выдается код1,101) на регистр 5 цифры. Появлениеединичного сигнала на выходе 7 соответствует окончанию преобразования, тетрады, При этом разрешается прохождение сигнала с входа 2 через элемент И-НЕ 22 на счетчик и по второму сигналу в него заносится единица, что соответствует заданию адреса порядка двоичных эквивалентов для следующей тетрады. Одновременно единичный сигнал на выходе 17 поступает на О входы формирователя 21 и на его выходах 25 появляется код (101), который заносится в регистр 5 цифры.Максимальное время преобразованиясостоит иэ четырех тактов сравнения 15 (Т р) и одного такта сложения (Тл),Минимальное время преобразованияопреДеляется одним тактом сравненияи одним тактом сложения. Среднее время преобразования не превышает 25Трд 2 Тр + Т СЛ,Замена операций сложения (вычитания)более быстродействующей операциейсравнения, исключение операций сдви -га и анализа знаковых разрядов, минимизации шагов сравнения позволяетсущественно повысить быстродействиепреобразователя кодов.Использование предлагаемого преобразователя в вычислительных машинах35позволит сократить время выполненияданной операции не менее, чем на507. Кроме того, основные элементыпреобразователя, такие как блок хранения эквивалентов и блок преобразователя кодов могут быть выполненыв интегральном исполнении, что значительно уменьшит аппаратурные затраты,Продолжение таблицы Значениедесятичной цифры Строка,3 Вход 16 Выход 18 Зыход 1 р 2 р Зр 4 р 1 р 2 р Зр 4 р 17 1 О О 3 1 1 1 0 0 1 1 О0 0 1 0 1 1 О 0 0 3 12 0 0 О1 1 1 1 0 1 3 О 0 0 3 1 0 0 0 3 О 1 0 14 0 3 1 0 0 0 1 15 1 О 1 1 0 0 0 О 1 0 1 1 0 О 0 1 1 0 0 0 17 1 1 0 0 1 0 1 1 О19 1 1 0 00 00 1 20 21 1 0 0 00 0 0 1 0 0 О 22 23 1 0 0 00 1 О 0 0 О 0 1 О 0 0 0 0 1 1 0 0 0 24 25 0 1 0 0 1 0 0 0 0 1 0 1 26 0 1 0 0 0 1 0 1 0 0 0 1 0 1 0 0 0 О 1 0 1 0 0 1 27 7 1 1 1 0 1 О 0 7 1 1 1 0 О 1 0 7 1 1 1 О 0 0 1 9 1 0 0 1 1 0 О 1 0 1 0 О 1 0 1 0 0 0 1 0 0 1 0 0 1 0 1 1 0 1 0 0 01 .0 О 1 О 0 0 0 1 1 0 0 1 1 0 0 1 0 0 0 0 0 00 0 О 0 0 0 0 0 1 0 О. 1 00 0 1 0 0 0О 1 О 1 О О 1 0 1 Ч03 О 1 О 0 3 10 1 1 0 О 1 О 1Формула изобретения 30 1. Преобразователь двоичного кода в двоично-десятичный, содержащий блок управления, вход которого соединен с управляющим входом преобразователя, регистр цифры, регистр номера тетрады, блок хранения эквивалентов,схе.ма сравнения, регистр преобразуемого числа, сумматор-вычитатель, первый вход которого соединен с выходом блока хранения эквивалентов, второй вход соединен . с первым входом схемы сравнения и с выходом регистра преобразуемого числа, вход которого соединен с выходом сумматора-вычитателя, о т л и ч а ю щ и й с я тем, что,с целью увеличения быстродействия,в него введен блок памяти,информационный вход которого соединен с выходом регистра цифры, управляющие входы соединены с выходами схемы сравнения, второй вход который соединен с выходом блока хранения эквивалентов, первый выход блока памяти соединен с управляющим входом сумматора-вычитателя и с входом изменения номера разряда блока управления, второй выход блока памяти соединен с первым входом регистра цифры, первый и второй выходы блока. управления соединены соответственно с входом регистра номера тетрады и вторьм входом регистра цифры.2. Преобразователь по п.1,о т л и ч а ю щ и й с я тем, что, в нем З 5 блок управления содержит счетчик,элемент И-ИЛИ-НЕ, первый, второй,третий, четвертый, пятый и шестойэлементы И, три элемента ИЛИ, элемент И-НЕ, выход которого соединенсо входом счетчика, выходы которогоявляются первым выходом блока управления и соединены со входами элемента И-ИЛИ-НЕ, выход которого соединенс первыми входами второго и шестогоэлементов И, вход изменения номераразряда блока управления соединен спервымивходами элемента И-НЕ, первого и пятого элементов И, управляющийвход блока управления соединен совторыми входами элемента И-НЕ, первого, второго, пятого и шестого элементов И и первыми входами третьегои чвтвертого элементов И, вторые входы которых соединены с входом логической единицы преобразователя, входы 1 -го элемента ИЛИ 1 в . 13) соединены соответственно с выходами(2-1) -го и 2-го элементов И, а выходы всех элементов ИЛИ являются вторым выходом блока управления.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР577524, кл,06 Р 5/02, 09.01.75.2. Авторское свидетельство СССРпо заявке2837100/18-24,кл. С 06 Г 5/02, 04,09.79.3. Авторское свидетельство СССРпо заявке2529950/18-24,кл. 6 06 Г 5/02, 15.10.77 (прототип).