Вычислительная система для обработки данных

Союз Советских Социалистических РеспубликРП ИСАНИЕИЗОБРЕТЕ Н ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(45) Дата опубликования описания 11,01.77(51) М. Кл.е6 06 Г 15/16 Государственный комнтет Совета Ннннстров СССР оо делам нзабретеннй н открытнй(72) Авторы изобретения Ордена Ленина институт проблем управления(54) ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА ДЛЯ ОБРАБОТКИ ДАННЫХ Изобретение относится к области вычислительной техники.Известна вычислительная система для обработки данных, содержащая регистр имени входной переменной, регистр входной переменной, блок формирования команд, устройство управления, ключи и однотипные процессоры, каждый из которых содержит регистр приема, регистр выдачи, входное и выходное устройства приоритетного выбора, реги 1 О стр результата логической операции, регистр адреса связей, клан и вычислительное устройство.Известные системы позволяют организовать работу как в обычном режиме мульти н процессорной обработки, когда каждый процессор самостоятельно выполняет свою последовательность команд, так и в векторном режиме, когда все или часть процессоров работают синхронно, выполняя в определен ный момент времени одну и ту же командуС целью повышения эффективности работы в предлагаемую вычислительную систему введены регистры признака управляющей информации, признака результата логической 25 операции, признака массива, и в каждыйпроцессор системы введены регистры активности входных данных, активности выходныхданных, настройки оператора, имени, признака режима, признака модификации адресасвязей, модификации адреса связей, настройки связей выходов, коммутатор связей оператора, сумматор адреса связей, устройство сравнения, причем. выход регистра именивходной переменной соединен с первым входом, устройства сравнения каждого процессора, второй и третий входы устройства сравнения соединены соответственно с выходамирегистра адреса связей и регистра признакамодификации адреса связей, выходы младшихразрядов регистров адреса связей и модификации адреса связей через сумматор адресасвязей соединены, с четвертым входом устройства сравнения, пятый вход которого соединен с инверсным выходом регистра признака управляющей информации, выходырегистров признака результата логической операции и входной переменной через соответствующие первую и вторую группы последовательно соединенных ключей подключены соответственно х входу регистра модификации адреса связей и входу регистра приема, управляющие входы первых групп ключей подключены соответственно к прямому и инверсному выходам регистра признака управ ляющей информации, первые управляющие входы вторых групп ключей - к выходу устройства сравнения и информационному входу входного устройства приоритетного выбора, вторые управляющие входы вторых групп клю 10 чей - к выходу входного устройства приоритетного выбора и к первому входу регистра активности входных данных, входное устройство при оритетного выбора каждого процессора соединеО но двухсторонними связями с входными устройствами приоритетного выбора соседних процессоров, выход регистра приема через последовательно соединенные ключ, один управляющий вход которого попкпючен к выходу регистра акМ тивности выходных данных, другой - к управляющему выходу вычислительного устройства и второму входу регистра активности входных данных, и коммутатор связей оператора соединен с информационным входом. вычислительного устройства, выход которого соединен со входами регистров выдачи активности выходных данных и результата логической операции, а через коммутатор связей оператора своего процессора и через коммутаторы связей оператора соседних процессороа - с вычислительными устройствами соседних процессороа, выход регистра настройки оператора соединен с управляющим. входом коммутатора связей оператора, выход З настройки связей выходов каждого процессора через ключ, управляющий вход которого подключен к выходу регистра активности выходных данных соединен с соответствующим входом выходного устройства приоритетного 40 выбора и с одним из управляющих входов класа, через который выходы регистра выдачи и регистра рс:.зльтата логической операции соединены соответственно с входами регистра входной переменной и регистра приз 45 нака результата логической операции, второй управляюций вход ключа соединен с выходом. выходного устройства .приоритетного выбора, аыходь.- регистров имени и признака режима каждого процессора через кпюч, уп рааляющий вход которого подключен к выходу выходного устройства приоритетного выбора, соединена соответственно с входами регистров имени входной переменной и призна ка управляющей информации, первый вход ре гистра активности вьходных данных соединен с соответствующим управляющим выходом вычислительного устройства, второй входс выходом выходного устройства приоритетного выбора, которое подключено даухсторон ними связями к выходным устройствам. приоритетного выбора соседних процессоров, управляющие входы устройства сравнения, коммутатора связей оператора и вычислительного устройства каждого процессора подключены к соответствующим выходам блока формирования команд, подключенного двухсторонними связями к устройству управления, управляющие входы регистров адреса связей, признана модификации адреса связей, модификацииадреса связей, настройки оператора, настройки связей выходов, имнни, признака режимакаждого процессора и вход выходного устройства приоритетного выбора процессора с наименьшим приоритетом соединены с соответствующими выходами устройства управления,управляющий вход входного устройства приЬритетного выбора процессора с наименьшиьприоритетом подключен к выходу регистраприэ-.нака массива, выходы входного и выходног 1 эустройств приоритетного выбора процессорас наименьшим приоритетом соединены с соответствующими входами устройства управления, входы регистров имени входной переменной, признака управляющей информации, приФнака результата логической операции, входной переменной и признака массива черезсоответствующие ключи, управляющие входыкоторых подключены к управляющему выходу устройства управления, соединены с информационным входом системы,Это дает возможность реализовать систему с использованием большого числа простых процессоров с единым микропрограммным блоком управления арифметическими илогическими операциями и единым устройством управления, Например, простейший пром.цессор с микропрограммным управлением может состоять из одноразрядного комбинационного сумматора, о 1:ративных регистровоперандов, нескольких вспомогательных трИггеров, небольшого числа логических элементов. Программа вычислений в векторном иликоллективном режиме при этом задается непоследовательностью команд и адресов операндов, а набором операторов и организациейсвязей между ними в соответствии с топологией решаемых задач. Все это позволяетупростить программирование, организоватьпоточное выполнение вычислительного процесса, динамическую перестройку связей междуотдельными операторами задач, расположенны.ж в различных процессорах и выполнениеразличных операций процессорами, а такжесократить оборудование,На чертеже представлена схема вычислительной системы,Она состоит из процессоров 1,-, осу 1 цествляюших хранение и обработку информации, регистра 2 приема данных, содержащего регистр 3 имени входной переменной, регистр 4 признака управляющей информации, 5 регистр 5 признака результата логической операции, регистр 6 входной переменной, реистр 7,признака массива ключей 8 -8, блока 9 формирования команд, задающего программу линейного оператора, реализуемую 10 процессором, устройства управления 10, управляющего вводом, выводом и пересылкой данных и синхронизируюшего работу всех устройств. Каждый процессор содержит вычислительное устройство 11, в состав которого входят 15 блок 12 арифметических и логических операции и оперативные регистры 13, используемые для хранения операндов и их признаков активности; регистр 14 приема, содержащий регистр 15 активности входных данных и слу-О жаший для приема и пересылки активных данных, поступающих в оперативные регистры.13; регистр 16, содержащий регистр 17 активности выходных данных и регистр 18 результата логической операции; коммутатор25 19 связей оператора, соединяющий оперативные регистры 13 вычислительного устройства 11 с блоком. 12 и регистром 16 своего процессора и оперативными регистрами соседнихЗО процессоров в зависимости от кодов, содержащихся в регистре 20 настройки оператора, а также от режима работы устройства управления (ввод коэффициентов, ввод начальных условий, решение и т,п.); регистра 21 имени, предназначенный для хранения имени выходной переменной и содержащий регистр 22 признака режима, указывающий в каком. режиме работает процессор в вычислительном (О) или управляющем. (1); регистр 23 адреса связей, используемый для хранения кода адреса входной переменной, принимаемой регистром 14; регистр 24 признака модификации адреса связей; регистр 25 модификации адреса связей, предназначенный для хранения константы 15 модификации адреса; сумматор 26 адреса связей; устройство сравнения 27, обеспечивающее сравнение кода имени входной переменной, .поступающего из регистра 3 имени входной переменной с кодами регистра 23 адре са связей, в разрядах, определяемых кодами, поступающими из блока 9 формирования команд, и признаком управляющей ийформации из регистра 4; регистр 28 настройки связей выходов, устанавливающий связь регистра 16, регист-р ра 18 результата логической операции, регистра 21 и регистра 28 признака режима; входное и выходное приоритетного выбора устройства 29 и 30, определяющие последовательность ввода, вывода и передачи данных меж ду регистром 2 и регистрами 14 и 16 процессоров. Схема также включает ключи 3138; шину 39 адресных связей; шину 40 имен;шины 41-45 связей блоков внутри процессоров; шины 46-53, связывающие блок 9, выходы ключей 38 и 37 и выходы. устройствауправления 10 соответственно с управляющими входами устройства сравнения 27, суправляющими входами ключей 31 и 32, суправляющими входами регистров 23, 25,20, 28, 21; шины управления 54, 55, 56,связывающие соответственно выходы крайнихустройств 29 и 30 и вход крайнего устройства 30 с устройством управления 10; шины 57 и 58, связывающие устройство управления 10 соответственно с блоком 9 и ключами 8-, 8; информационный вход 59 системы,Система работает следующим. образом.В блоке 9 записана циклически повторяющаяся последовательность команд, определяющая оператор обработки каждым вычислительным устройством 11 активных операндов, содержащихся в его оперативных регистрах 13,и пусть значение выходной переменной, полученное по окончании каждого цикла работы,этой программы, записывается в регистре16, а результат логической операции - в регистре 1 Э, При этом признак активности А в регистре17 выходной переменной регистра 16 принимает значение "1". Например, программа,реализующая универсальный разностный оператор, выполняет последовательно умножениеактивной переменной, находящейся в первомоперативном, регистре 13, на активное значение второго оперативного регистра 13 изаписывает результат в третий оперативныйрегистр 1 3, присваивает результату признакактивности А= 1, суммирует полученный результат с содержимым. четвертого оперативного регистра 1 3; если оба операнда активны, записывает результат суммирования врегистр 16, присваивает в регистре 17 признак активности выходной переменной А= Хвычисляет и запоминает значение результаталогической операции в регистре 1 8, пересылает значение активных переменных регистров 16, через коммутаторы 19 в четвертыйоперативный регистр 1 3 соседнего снизупроцессора, если в разряде тип оператора регистра 20 настройки оператора записана единица, или - во второй оперативный регистр1 3 соседнего снизу процессора, если в раз;ряде тип оператора регистра 20 записаннуль.Присваивает нуль признакам активности всехпеременных данного процессора, участвующимв обработке:Далее в оперативных регистрах 13 занесены начальные значения переменных, коэффициенты и сами переменные и соответствукшим переменным присвоены признаки активности А=1,В регистрах 21 имени процессоров, работающих в режиме вычислительного, звена, за писань коды имен выходных переменных, а в регистре 22 нулевое значение (признак вычислительного звена): в регистрах 21 процессоров, вычислительные устройства которых работают в режиме управляющих звень ев, записаны адреса модифицируемых входных переменных, а в регистре 22 - единич - ное значение (признак управляющего звена); в регистрах 23 содержатся немодифицированные коды имен входных переменных, значе- ,5 ния которых должны быть приняты соответствующими регистрами 14; и пусть модифицированный адрес связи, поступающий на один из входов устоойства сравнения 27, образу 20 ется путем логического сложения содержимого младшего разряда регистра 23 со значением регистра 25 модификации адреса связей сумматором 26 адреса связей; в регист - рах 24 признака модификации адресных связей тех процессоровкоторые принимают данные лишь по условию от соответствующих управляющих звеньев, записан признак "1", указывающий на модификацию связи в регистре 23 этого процессора; в регистрах 20 настройки оператора занесены настроечные коды, определяемые матрицей связей и устанавливающие позиционную и временную связь соответствующих оперативных регистров 13 с регистром 14 данного процессора и с оперативными регистрами 13 соседних процессоров.В регистре 28 настройки связей выходов находятся коды, устанавливающие связи регистров 16 и регистров 21 имени с регистром 2. По сигналу с шины 58 устройства управления 10 через ключи 8 на входы регистра 2 поступают извне по шинам 5 9 соответственно на регистр 7 значение признака массива, в регистры 3 и 4 - имя входной переменной (имя последовательности переменных, принадлежащих одному массиву), признак управляющей информации, и регистры 5 и 6 - результат логической операции и значение входной переменной (переменных массива), и затем из регистра 2 значение признака массива (М) поступает на вход устройства 29, код имени входной переменной (имени массива) 3 - на входы устройств 27, знаУчение входной переменной 6 последовательность переменных массива) - на вход клю ча 37, Одновременно пусть на управляющие (маскирующие) входы 46 устройства 27 из 60 блока 9 по шине 46 поступает код, определяющий,какие разряды регистра 23 участвуют в операции сравнения, и значение признака управляющей информации регистра 2.Признак управляющей информации регистра4 маскирует (исключает из операции сравнения) младший разряд всех устройств 27и активизирует, подключает к операции сравнения разряд признака модификации адресасвязей регистров 24 и 4 при единичномзначении.Тогда на выходах 41 устройств 27 техпроцессоров, содержимое регистра 23 адреса связей которых, включая разряд признака регистра модификации связей 24, совпадает с кодом, имени входной переменной -с 3 в разрядах, определяемых кодом 46и содержимым регистра 4, появятся управляющие сигналы активности, которые поступят в устройство 29. Выходные сигналы 42устройств 29 активизируют одновременно приМ=О (поочередно при М=1) ключи 31 и 32.При этом, если признак управляющей информации был равен единице (что указывает нато, что в регистре 5 результата логическойоперации находится код модификации адресасвязей), то откроется ключ 38, и значение(последовательность значений) через ключи31 одновременно (последовательно) запишется в соответствующие регистры 25 модификации адреса связей,Если же значение признака управляющейинформации в регистре 4 было равно нулю,что указывает на то, что в регистре 2 находится значение переменной, которое необходимо передать в один или несколько процессоров, имеющих одно и то же значение адреса, то сравнение происходит только в младших разрядах устройства 27 (единица, поступающая с инверсного выхода разряда 4регистра 2 исключит разряд регистра модификации адреса связей кода из операции сравнения), откроется ключ 37, и значение переменной через ключи 32 поступит одновременно при М=О (послецовательно при М=1) ввыбранные регистры. 14, Адреса в регистрах23 выбираются таким. образом., что для одних значений результата логической операциимодифицированный адрес связи совпадает скодом имени входной переменной, и тогдавозможно поступление этой переменной навход соответствующего входного регистра 14,а для других значений результата логической операции модифицированный адрес не совпадает с кодом имени входной переменной,и тогда прием значения этой переменной становится невозможным,; одновременно сигналами, поступающими из устройств 29 по шинам 42, будут установлены в активное состояние признаковые разряды регистров 14. Последние активизируют по одному из управляющих входов ключи 33. По сигналам. 43, поступающим из вычислительных устройств 11, откроются ключи 33, и содержимое тех б регистров 14, которые имеют активные признаковые разряды регистра 15, через ключи 33 и коммутаторы 19 поступят на заданные регистрами 20 настройки оператора входы оперативных регистров 1 3. 10Одновременно по сигналу 43 регистры 15 активности входных данных соответствующих регистров 14 вновь установятся в нулевое состояние (А=О) и закроют ключи 33. При этом соответствующие оперативные ре гистры 13 перейдут в активное состояние (А=1).Затем блоки 12 арифметических и логических операций обработают активные операнды, содержащиеся в оперативных регист рах 1 3, в соответствии с оператором задаваемым блоком. 9 формирование команд. Полученные в вычислительных устройствах результаты вместе со значениями признаков активности А и признаком. результата логической операции запишутся в регистрах 16, 17 и 1 8. Значения признаков активности отработавших оперативных регистров 13 примут нулевое значение. Регистры 17 активизируются (А=1). Содержимое регистров 16 по30 шинам 44 через коммутаторы 19 связей оператора поступит в оперативные регистры 13 соседних вычислительных устройств, Номера этих оперативных регистров будут определе 35 ны кодами настройки регистров 20 настройки операторов. Одновременно выходной сигнал активных регистров 17 (А=1) через ключи 34, управляемые регистрами 28 настройки о связей выходов, активизируют входы ключей 35 и устройств 30. Каждое вышестоящее устройство, приоритетного вьбора, находящееся в активном состоянии, вырабатывает сигналы запрета передачи информации для всех нижестоящих устройств.45 По сигналу с шины 46, поступающему из устройства управления 10 на вход край - него выходного устройства 30, на выходе шины 45 первого активного выходного уст ройства 30 появится управляющий сигнал, который о.кроет его ключи 35 и 36. Имя переменной 21, значение активной выходной переменной 16, имеющей старший уровень приоритета, соответственно по шинам 40 и Я 39 поступят в регистр 2. Одновременно сигналом с шины 45 будет установлен в нуле - все состояние регистр 17 процессора, выдавшего выходную переменную. Затем устройство 30 этого процессора возвратится в исходное пассивное состояние, а ключн 35 и 36закроются.Сигнал, запрета передачи информации, вырабатываемый этим устройством приоритетного выбора нижестоящему устройству, исчезнет и право старшего приоритета будет передано следующему ближнему снизу активному процессору,Значение каждой выходной переменной, поступившей в регистр 2 по шине 40, сопро -вождаемое значением. признака управляющейинформации равным "0", пересылается оттуда в регистры 14 тех процессоров, модифицированный адрес которых совпадает с именем, переменной, записанным в регистре 3имени входной переменной, Каждое значениерезультата логической операции, поступившее в регистр 5 и сопровождаемое значением признака управляющей информации, равным "1", поступает оттуда в регистр 25 со -ответствующих процессоров. По окончаниипередачи всех активных данных из регистров 16 на выходе 54 крайнего снизу устройства 30 появится сигнал окончания процедурыпересылок данных. Затем, цикл работы сноваповторится. Настройка регистров 23, 24,25,20,28,21,22 и блока 9 пооизводится устройством управления 10 соответственно по шинам 49-,53, 57. По шине 55 устройство 29выдает сигнал окончания приема массива данных в процессор,Формула изобрет:лВычислительная систе: и д,.-. обработки данных, содержащая регистр имени входной переменной, регистр входной переменной, блок формирования команд, устройство управления, ключи и однотипные процессоры, каждый из которых содержит регистр приема, регистр выдачи, входное и выходное устройства приоритетного выбора, регистр результата логической операции, регистр адреса связей, ключи и вычислительное устройство, о т л ич а ю щ е е с я тем., что, с целью повышения эффективности работы системы, в нее введены регистры признака управляющей информации, признака результата логической операции, признака массива, и в каждый процес - сор системы введены регистры активности входных данных, активности выходных данных, настройки оператора, имени, признака режима, признака модификации адреса связей, модификации адреса связей, настройки связей выходов, коммутатор связей оператора, сумматор адреса связей, устройство сравнения, причем, выход регистра имени входной переменной соединен с первым. входом устройства сравнения каждого процессора, второй и третий входы устройства сравнения соедине ны. соответственно с выходами регистра адреса связей и регистра признака модифика ции адреса связей, выходы младших разрядов регистров адреса связей и модификации адреса связей через сумматор адреса связей соединены с четвертым входом устройства сравнения, пятый вход которого соединен с 10 инверсным выходом регистра признака управлякшей информации, вькоды регистров признака результата логической операции и входной переменной через соответствующие первую и вторую группы последовательно соеди ненных ключей подключены соответственно к входу регистра модификации адреса связей и входу регистра приема, управляющие входы первых групп ключей подключены соответственно к прямому и инверсному выходам, ре- О гистра признака управляющей информации, первые управляющие входы вторых групп ключейк выходу устройства сравчения и информационному входу входного устройства приори25 тетного выбора, вторые управляющие входы вторых групп клкяей - к выходу входного устройства приоритетного выбора и к первому входу регистра активности входных данных, входное устройство приоритетного выбо-ЗО ра каждого процессора соединено двухсторонними связями с выходными устройствами приоритетного выбора соседних процессоров, выход регистра приема через последовательно соединенные ключ, один управлянший вход которого подключен к выходу регистра активности выходных данных, другой - к управляющему выходу вычислительного устройства и второму входу регистра активности входных данных, и коммутатор связей оператора 4 О соединен с информационным входом вычислительного устройства, выход которого соеди - нен со входами регистров выдачи, активности выходных данных и результата логической операции, а через коммутатор связей опера тора своего процессора и через коммутаторы связей оператора соседних процессоров - с вычислительными устройствами соседних процессэрэв, выхэд регистра настройки оператора соединен с управляющим вхэдэм коммутатора О связей эператэра, выхэд регистра настройки связей выхэдэв каждэгэ прэцессэра через ключ, управляющий вхэд которого подключен к выходу регистра активнэсти выхэдных данных, соединен с соответствующим входом выходного устройстваприоритетного выбора и с одним из управляющих входов ключа, через который выходы регистра выдачи и регистра результата логической операции соединены соответственно с входами регистра входнойпеременной и регистра признака результаталогической операции, второй управляющийвход ключа соединен с выходом. выходногоустройства приоритетного выбора, вькоды регистров имени и признака режима каждогопроцессора через ключ, управляющий вход которого подключен к выходу выходного устрой-ства приоритетного выбора, соединены соответственно с входами регистров имени входной переменной и признака управляющей информации, первый вход регистра активностивыходных данных соединен с соответствующим управляющим выходом вычислительногоустройства, второй вход - с выходом. выходного устройства приоритетного выбора, которое подключено двухсторонними связями квыходным устройствам. приоритетного выборасоседних процессоров, управляющие входыустройства сравнения, коммутатора связейоператора и вычислительного устройства каждого процессора подключены к соответствующим. выходам. блока формирования команд,подключенного двухсторонними связями к устройству управления, управляющие входы регистров адреса связей, признака модификации адреса связей, модификации адреса связей, настройки оператора, настройки связейвыходов, имени, признака режима каждогопроцессора и вход выходного устройства приоритетного выбора процессора с наименьшим.приоритетом. соединены с соответствующимивыходами устройства управления, управляющий вход входного устройства приоритетного выбора процессора с наименьшим приоритетом подключен к выходу регистра признака массива, выходы входного и выходногоустройств приоритетного выбора процессорас наименьшим приоритетом. соединены с соответствующими входами устройства управления, входы регистров имени входной переменной, признака управляющей информации,признака результата логической операции,входной переменной и признака массива через соответствующие ключи, управляющиевходы которых подключены к управляющемувыходу; стройства управления, соединены.с инфор. ционным входом, системы.Составитель А. ЖереновРеда;тор В. Филиппова Техред А. Богдан Корректор Л. МельниченкоЗаказ 5104/560 Тираж 864 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская набд, 4/5 Филиал ППП фПатент", г. Ужгород, ул, Проектная, 4