Запоминающее устройство

(21) 4838024/24 (22) 09.04,90 (46) 30.03.93. Бюл (7.1) Харьковское обьединение по ванного управлен (72) Г.К.Алда баев нарев и А.Г,Пере (56) Авторское св М 1510010, кл. 6(54) ЗАПОМИ НА ГОСУДАРСТВЕННОЕ ПАТЕНТНОВЕДОМСТВО СССР. М 12научно-производстве ное системам автоматизироияВ.Ю. Беседовский, А.Н. Кокрестовидетельство СССР 1.1 С 11,00, 1987,ЮЩЕЕ УСТРОЙСТВО Изобретение относится к вычислительной технике, в частности к запоминающимустройствам, и может быть применено в централизованных программируемых контроллерах, предназначенных для управлениятехнологическими линиями и оборудованиеммассового производства.Целью изобретения является расширение области применения устройства за счетвозможности выполнения селективно операций чтения и записи битовой информации.в пределах байта,На фиг, 1 приведена схема запоминающего устройства; на фиг, 2 - схема блокауправления; на фиг. 3 - схема селектора; нафиг. 4 - схема блока контроля; на фиг. 5 -схема блока двунаправленных ключей.Устройство (фиг, 1) содержит блок 1 управления, первый 2 и второй 3 блоки памяти, селектор 4, блок контроля 5, блокдвунаправленных ключей 6, первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 7, триггер 8,элемент ИЛИ-НЕ 9, элемент И - НЕ 10, второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 11, эле(57) Изобретение относится к вычислительной технике, в частности к запоминающим устройствам. Цель изобретения - расширение области применения устройства за счет возможности выполнения селективно операций чтения и записи битовой информации в пределах байта. Устройство содержит блок управления, блок памяти, селектор; блок контроля, блок двунаправленных ключей, первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, триггер, элемент ИЛИ-НЕ, элемент И - НЕ, второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент И. 5 ил. мент И 12, На фиг, 1 обозначены также вы- й ходы 13 - 22 блока управления, выход 23 блока двунаправленных ключей 6, четвертый вход 24, первый 25 и второй 26 выходы селектора 4, первый 27, второй 28 входы, выход 29 "Ошибка", первый 30, второй 31 выходы блока контроля 5,Блок 1 управления (фиг. 2) содержит программно-логическую матрицу 32, пред- а ставляющую собой, например, микросхе- (ф му К 556 РТ 4 А, элементы ИЛИ 33 - 37, элементы И 38-47 и элементы задержки 48 Л и 49. На фиг, 2 обозначены выходы 50 - 52 матрицы 32.Селектор 4 (фиг. 3) содержит регистр 53, 0 мультиплексор 54, программно-логическую, О матрицу 55, представляющую собой, например, микросхему К 573 РФ 2, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 56, элемент И 57 и элемент ИЛИ 58.Блок 5 контроля (фиг. 4) содержит элементы нечетности 59 и 60, в качестве которых могут быть использованы, например, микросхемы К 155 ИП 2, элемент И-НЕ 61 итриггер 62.Блок 6 двунаправленных ключей (фиг, 5) содержит с первого по четвертый шинные формирователи 63-66. первый из которых может быть выполнен, например, на микросхеме К 155 ЛА 8, а второй-четвертый - на микросхемах К 555 АП 6,Устройствоможет работать с битовым, байтовым и пословным форматами информации. Формат информации задается е адресном коде старшими разрядами А 12 - А 15, которые поступают на информационные .входы матрицы 32,Уровень "1" на выходе 50 матрицы 32 означает работу с блоком 2 в битовом формате, на выходе 51 - работу с блоком 3 в байтовом или пословном формате, на выходе 52 - работу с блоком 2 в байтовом формате,Устройство работает следующим образом.При наличии "1" на выходе 50 матрицы32 и на управляющем входе устройства реализуется режим чтения бита информации из блока 2. При этом срабатывает элемент И 38 и его выходной сигнал через элемент ИЛИ 35 и выход 19 блока 1 устанавливается шинный формирователь 63 на выдачу бита из устройства, причем на выходе 23 формирователя 63 е этом случае устанавливается уровень "1". Кроме того, выходной сигнал элемента И 38 через элемент ИЛИ 34, выход 14 блока 1, элемент ИЛИ 58 и выход 25 селектора 4 включает блок 2. После этого байт из блока 2 пересылается в селектор 4, где через регистр 53 поступает на мультиплексор 54. Мультиплексор 54 по коду адреса А 9.-А 11 выделяет требуемый бит, который через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 7 затем поступает на вход 6 блока 6 и через шинный формирователь 63 по цепи ДО - на информационный вход-выход ДОД 15 устройства.Если требуется инвертирование выбранного бита, то через вход "Инв," устройства на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 подается "0". Так как в это время на втором его входе уже имеется "1", поступившая с выхода 26 селектора 4, то на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 установится "1",Кроме того, считанный бит подвергается контролю для выявления возможной ошибки. Для этого байт через вход 27 поступает е блок 5. Элемент нечетности 59 в блоке 5 проверяет поступивший код на наличие ошибки и при ее отсутствии выдает "1", которая затем инвертируется элементом ИНЕ 61 и через триггер 62 поступает на выход 29 блока. На второй вход элемента И-НЕ 61 в этом случае поступает также "1" с находящегося в исходном состоянии элемента нечетности 60. Таким образом. отсутствию ошибки при чтении соответствует "0" на выходе 29 блока 5, При наличии "1" на выходе 50 матрицы32 и входе "Запись" устройства реализуетсярежим записи бита в блок 2. Причем записьбита в блок 2 производится в два этапа,10 На первом этапе байт, в котором нужноизменить бит, пересылается из блока 2. вселектор 4 для замены бита и в блок 5 дляпроверки на отсутствие ошибки.На втором этапе в селекторе 4 происхо 15 дит замена бита в байте, в блоке 5 - еырафботка контрольного разряда к байту сизмененным битом, после чего происходитпересылка е блок.2 из селектора 4 байта, а.из блока 5 - контрольного разряда к нему.20 При наличии "1" на выходе 50 матрицы32 и наличии сигнала "Запись" со входа устройства срабатывает элемент И 39 и по еговыходному сигналу запускается элемент 48задержки, а через элемент И 40, элемент25 ИЛИ 34, выход 14 блока 1, элемент: ИЛИ 58и выход 25 селектора 4 включается блок 2.После этого по коду адреса А 1-А 8 происходит выборка байта из блока 2, а затемпересылка его в селектор 4 и совместно с30 контрольным разрядом - в блок 5, где онподвергается контролю аналогично описанному выше,В селекторе 4 байт через регистр 53поступает на мультиплексор 54, который по35 коду адреса А 9-А 11 выделяет бит, подлежащий замене, и выдает его на первый входэлемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7.На этом первый этап заканчивается иначинается второй.40 По истечении задержки, создаваемойэлементом 48, "1" с его выхода производитследующие действия;- через выход 13 блока 1 в селекторе4 включает матрицу 55, а также перево 45 дит в режим запоминания регистр 53 итриггер 62;- через элементы И 40, ИЛИ 34, выход14 блока 1, элемент ИЛИ 58 и выход 25селектора 4 отключает блок 2, на выходе50 контрольного разряда которого в это времяустанавливается "1";- через элемент ИЛИ 37 и выход 18блока переводит блок 2 в режим записи;- через элемент ИЛИ 35 и выход 1955 блока 1 переключает шинный формирователь 63 блока 6 на пересылку с шины ДО еустройство;- запускает элемент задержки 49.В результате на матрицу 55 поступаетбайт из регистра 53 и код адреса А 9-А 11бита, подлежащего замене, после чего навыходе матрицы 55 появляется байт с измененным битом. Для выработки контрольного разряда к этому байту он подается сматрицы 55 на групповой информационный 5вход элемента 59, на вход контрольного разряда которого поступает "1" с выхода блока2, и подвергается проверке на нечетность,Результат проверки с элемента 59 поступает на выход 30 блока 5 и в дальнейшем 10является контрольным разрядом к данномубайту. Одновременно с этими действиямибит, подлежащий записи в байт,.по цепи ДОчерез шинный формирователь 63, выход 23блока 6 поступает на второй вход элемента 15ИСКЛЮЧАЮЩЕЕ ИЛИ 11 через элементИЛИ - Н Е и, в зависимости от состояния сигнала на первом его входе, выдается в прямом или инверсном виде через выход 24 навход селектора 4, Так как на первом его 20входе уже имеется бит, подлежащий замене, то происходит сравнение этих битов.Если биты совпадают, то содержимое вблоке 2 по данному адресу изменять не следует. При несовпадении битов на выходе 25элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11 появится "1" и поступит на первый вход элементаИ 57 через И 12. По истечении временизадержки, задаваемой элементом 49, с выхода элемента И 46 через выход 15 блока 1 30на второй вход элемента И 57 поступаетрезультат проверки на наличие ошибки,представленной "1" при ее отсутствии и "0"при ее наличии,Таким образом, если ошибка отсутству. ет, то на выходе элемента И 57 появится "1".. по которой через элемент ИЛИ 58 и выход25 селектора 4 включается блок 2 и байт сматрицы 55, а также контрольный разряд кнему с выхода 30 блока 5 запишутся в блок 402. Если ошибка имеется, то на выходе элемента И 57, а, следовательно, и на выходеэлемента ИЛИ 58, будет "0", включение блока 2 не произойдет и запись в него не будетпроизведена. 45При наличии "1" на выходе 51 матрицы32 реализуется режим работы блока 3 с байтовым или пословным форматом, С появле;нием "1" на выходе 51 она поступает наэлементы И 41-43, а также через элемент 50ИЛИ 36 - на элементы И 44 и 45, В случаеработы с четным байтом (ДО-Д 7) его выборзадается "1" на входе "Четный байт" устройства, которая через элемент И 43 и выход 16блока 1 поступает в блок 3, а через элемент 55И 45 и выход 20 блока 1 - на шинный формирователь 64,При необходимости работы с нечетнымбайтом (Д 8-Д 15) "1" подается на вход "Нечетный байт" устройства и с него через элемент И 42 и выход 17 блока 1 поступает на блок 3, а через элемент И 41 и выход 21 блока 1 - на шинный формирователь 66.При работе со словом, то есть одновременно с четным и нечетным байтами, "1" подается на каждый вход устройства. Направление передачи информации определяется сигналом на входе "запись" устройства, Если он представлен "1", то информация будет поступать в блоке 3, а если "0", то информация будет выдаваться из блока 3,Контроль ошибки при чтении из блока 3 и выработка контрольного разряда при записи в него производится так же, как при работе с битами с той лишь разницей, что на блок 5 информация подается без участия селектора 4, а контрольный разряд для нечетного байта слова вырабатывается элементом нечетности 60 и поступает на выход 31 блока 5,При работе байтовым форматом с блоком 2 уровень "1" появляется на выходе 52 матрицы 32 и поступает на элементы И 47 и ИЛИ 34, а также через элемент ИЛИ 36 - на элементы И 44 и 45, Появившаяся "1" на выходе элемента ИЛИ 34 проходит через выход 14 блока 1, элемент ИЛИ 58 и выход 25 селектора 4 на блок 2 и включает его.Если "1" присутствует на входе "четный байт" устройства, то через элемент И 45 к выход 20 блока 1 включается шинный формирователь 64 и байт из блока 2 выдается на шину ДО - Д 7 устройства. Если "1". присутствует на входе "нечетный байт" устройства, то через элемент И 47 и выход 22 блока 1 включается шинный формирователь 65 и байт из блока 2 выдается на шину Д 8 - Д 15 устройства,Запись байта в блок 2 и выработка контрольного разряда к нему производится так же, как и при работе с блоком 3,Формула изобретения . Запоминающее устройство, содержа-. щее первый и второй блоки памяти, блок. контроля и блок управления, причем входы "Запись", "Чтение", "Адрес слова", "Формат данных", "Нечетный байт" и "Четный байт" блока управления являются одноименными входами устройства, входы выбора режима первого и второго блоков памяти обьединены и подключены к первому выходу блока управления, адресные входы первого и второго блоков памяти обьединены и подключены к второму выходу блока управления, контрольные входы и выходы первого и второго блоков памяти соединены с соответствующими выходами и входами блока контроля, выход результата контроля блока контроля является выходом "Ошибка" устройства, содержащее также селектор, блок двунаправленных ключей и первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем стробирующие входы селектора и блока контроля объединены и подключены к третьему выходу 5 блока управления, вход "Адрес бита" которрго является одноименным входом устройства, входы "Обращение", "Разрешение обращения" и "Адрес бита" селектора соединены соответственно с четвертым, пятым 10 и шестым выходами блока управления, вход "Результат контроля" блока управления соединен с одноименным выходом блока контроля, седьмой и восьмой выходы блока управления подключены соответственно к 15 входам обращения к четному и нечетному байтам второго блока памяти, девятый выход блока управления соединен с управляющим входом блока двунаправленных ключей, управляющий выход селектора сое динен с входом обращения первого блока памяти, первый вход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ является входом "Инверсия" устройства, первый выход блока управления подключен к входу синхрониза ции блока двунаправленных ключей, информационные выходы первой группы блока двунаправленных ключей соединены поразрядно с информационными входами первой группы блока контроля, первого 30 блока памяти и первой группы второго блока памяти, информационные входы . второй группы блока двунаправленных ключей соединены поразрядно с информационными входами второй группы блока,35 контроля и второй группы второго блока памяти, информационные выходы третьей группы блока двунаправленных ключей являются информационными выходами устройства, информационные выходы первого блока 40 памяти подключены поразрядно к информационным входам группы селектора и первой группы блока контроля, информационные выходы первой группы второго блока памяти соединены поразрядно с информационными входами первых групп блока контроля и блока двунаправленных ключей, информационные выходы второй группы второго блока памяти подключены поразрядно к информационным входам вторых групп блока контроля и блока двунаправленных ключей, входы третьей группы которого являются информационными входами устройства, о тл и ч а ю щ е е с я тем, что, с целью расширения области применения устройства за счет возможности выполнения селективно операций чтения и записи битовой информации в пределах байта, в него введены триггер, элемент ИЛИ - НЕ, элемент И, элемент И-НЕ и второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем счетный вход триггера соединен с десятым выходом блока управления, управляющий вход триггера с информационным выходом блока двунаправленнцх ключей, и первым входом элемента ИЛИНЕ, второй вход которого соединен с выходом триггера, выход элемента ИЛИ - НЕ соединен с первым входом элемента И - НЕ и первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, и с информацион-, ным входом блока двунаправленных ключей, выход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ - с первым входом элемента И, второй вход которого соединен с выходом элемента И - НЕ; а выход элемента И - с информационным входом селектора, информационный выход которого соединен с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход элемента И - НЕ соединен с одиннадцатым выходом блока управления.", г, Ужгород, ул.Гагарина, 10 здательский комбинат "П оизводственн 44 Тираж ПодписноеИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Раушская наб., 4/5