Устройство синхронизации

(Я)5 Н 04 . 7/02 ОПИСАНИЕ ИЗОБРЕТЕНИЯ ГосудАРственный комитетПО ИЗОБРЕТЕНИЯМ И (ЛНРЫТИЯМПРИ ГКНТ СССР К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Нляпоберский В.И. Основы техники передачи дискретных сообщений. - И.: Связь, 1973, с. 258, рис. 5,9,Авторское свидетельство СССР Р 924890, кл. Н 04 , 7/02, 1979. .(54) УСТРОЙСТВО СИНХРОНИЗАЦИ (57) Изобретение относится к электросвязи и может быть использовано для синхронного приема дискретных сигналов в многоканальных системах передачи с временным разделением каналов и системах передачи данных. Целью изобретения является повышение точности синхронизации. Устройство синхронизации содержит задающий генератор 1, Аормирователь 2 последовательностей импульсов, блок 3 добавления 801644398 А 1 и исключения импульсов, блок 4 деления частоты, блок запрета 5, Ааэовый дискриминатор б, диААеренцирующий блок 7, усредняюгий блок 8, накопитель 9, Аормирователь 10 синхрониэпрующих сигналов при перерывах связи, элементы ИЛИ 11 и 12, обнаружитель 13 перерывов связи. При отсутствии перерыва связи Аазовый дискриминатор 6 производит сравнение опорного сигнала, поступающего через блок запрета 5, с сигналом Аормируемым диА- ференцирующим блоком 7, выходные сигналы которого через элементы ИЛИ 11 и 12 воздействуют на соответствующие управляющие входы блока 3 добавления а и исключения, При этом осуществляется подстройка азы опорного сигнала, При возникновении перерыва связи на выходе обнаружителя 13 Аормируется С, сигнал, который, поступая на блок запрета 5, прерывает подачу опорного сигнала на Аазовый дискриминатор 6.1644398 На выходах последнего прекращаетсяФормирование корректирующих импульсов.Одновременно сигнал с выхода обнаружителя 13 подается на Формирователь10, с которого при этом на элементыИЛИ 11 и 12 следуют корректирующиеимпульсы. Причем период их следования и направление подстройки, котороИзобр ет ение относится к электр освязи и может быть исполЬзовано длясинхронного приема дискретных сигналов в многоканальных системах передачи с временным разделением каналов исистемах передачи данных.20Целью изобретения является повыщение точности синхронизации.На чертеже представлена структурная электрическая схема устройствасинхронизации, 25Устройство синхронизации содержитзадающий генератор 1, Формирователь2 последовательностей импульсов, блок3 добавления и исключения импульсов,блок 4 деления частоты, блок 5 запре"та, Фазовый дискриминатор 6, диАФеренцирующий блок 7, усредняющий блок 8,накопитель 9, Формирователь 10 синхронизирующих сигналов при перерывах связи, первый и второй элементыИЛИ 11 и 12 и обнаружитель 13 переры 35вов связи.Усредняющий блок 8 содержит Формирователь 14 узких импульсов, первыйи второй счетчики 15 и 16 импульсов,блок 17 сравнения.Накопитель 9 содержит первый и второй регистры 18 и 19 сдвига, дениФратор 20 и накапливающий сумматор 21.Формирователь 10 синхронизирующих 45сигналов при перерывах связи содержитдениФратор 22, первый регистр 23 сдвига, блок элементов И 24, первый ивторой сумматоры 25 и 26, второй регистр 27 сдвига, пороговый блок 2850и Формирователь 29 управляющих сигналов.Блок 4 депения частоты содержитделитель 30 частоты и дополнительныйделитель 31 частоты,Обнаружитель 13 перерывов связи со держит Фазовый дискриминатор 32 блок33 привязки сигналов к импульснойпоследовательности, первый накопитель му корректирующие импульсы соответствуют, определены с требуемой точностью в течение предыдущего интервалаработы устройства при отсутствии перерыва связи. Устройство по пп 2 - 4отличается выполнением Формирователя10, усредняющего блока 8 и накопителя 9. 3 з.п. Ф-лы, 1 ил. 34,.усредняющий блок 35, второй накопитель 36, первый и второй пороговыеблоки 37 и 38, элемент ШИ 39,Р-триггер 40, блок 41 добавления и исключения импульсов и блок 42 делениячастоты.Блок 33 привязки сигналов к импульсной последовательности содержитКЯ-триггер 43 и й-триггер 44.Накопитель 34 содержит первый ивторой регистры 45 и 46 сдвига, дешиФратор 47 и накапливающий сумматор 48.Блок 42 деления частоты содержитпервый и второй делители 49 и 50 частоты.Устройство синхронизации работаетследующим образом,Синусоидальное напряжение задающего генератора 1 преобразуется в Формирователе 2 в две последовательности коротких импульсов, частота следования которых равна частоте колебаний задающего генератора 1. Основнаяпоследовательность импульсов с первого выхода Формирователя 2 через блок3 добавления и исключения поступаетна вход блока 4 деления с. коэФФициентом деления К 1, На другой входблока 3 добавления и исключения подается вспомогательная последовательность, смещенная на половину периодаследования импульсов ло отношению кимпульсам основной последовательности. В результате деления частоты следования импульсов, поступающих свыхода блока 3 добавления и исключения, на выходе блока 4 деления Формируется опорный сигнал, в котором период следования импульсов равен длительности элементарного импульса инФормационного сигнала на входе диФФеренцирующего блока 7.При отсутствии перерыва в каналесвязи Фазовый дискриминатор 6 производит сравнение опорного сигнала, по164 398 5ступающего через блок 5 запрета, с последовательностью коротких импульсов, Аормируемых диАФеренцирующим блоком 7, по моментам изменения уровня (знака) элементарных импульсов в используемом для подстройки ицФормационном канале.Импульсы с выходов Аазового дискриминатора б через соответствующие первый и второй элементы ИЛИ 11 и 12 подаются на первый и второй управляюцие входы блока 3 добавления и исключения, 11 ри этом осуществляется подстройка Аазы опорного сигнала.Корректирующие команды с выходов Ааэового дискриминатора 6 подаются также на усредцяющий блок Я, который производит усреднение результатов Фазового сравнения в Аазовом дискрими наторе б. При этом первый и второй счетчики 15 и 16 выполняют подсчет числа йоступаюцих на их счетные входы корректирующих импульсов, В блоке 17 сравнения происходит сравнение 25 содержимого первого и второго счетчиков 15 и 16, результат которого отображается в виде единичного уровня на одном из выходов усредняющего блока 8 через каждые К тактов опорного сиг нала. Если количество корректирующих импульсов на добавление и исключение импульсов за время счета было одинаковым, то на обоих выходах усредняющего блока 8 Появится нулевой уровень.35Управление работой усредняюцего блока 8 осуществляется использованием основной и задержанной на такт опорного сигнала сицхроцизирующих последовательностей импульсов, Аормируемых соответственно на первом и втором выходах дополнительного делителя 31 с коэФФициентом деления К. ДпительнОсть синхроимпульсо в В Основнои и 45 задержанной последовательностях равна длительности импульсов в опорном сигнале. Смена инАормации о направлении коррекции Аазы на выходах блока 17 сравнения производится с помощью содержацейся в нем схемы привязки асинхронной инФормации по заднему Фронту синхроимпульса основной последовательности. По окончании переход- . ных процессов, связанных со сменой инФормации в блоке 17 сравнения, Формирователь 14 осуществляет сброс в нулевое состояние первого и второго счетчиков 15 и 16, Срабатывание Аор 6мирователя 1 ч происходит по переднемуАроцту сицхроцмпульсов задержаннойпоследовательности.,Накопитель 9 предназначен для накопления инФормации о направлении ичастоте коррекции Аазы ца интервалевремени, длительность которого равнасуммарной длительности КИ тактовыхинтервалов ИНАормаццонного сигнала,где И - количество ячеек памяти впервом и втором регистрах 18 и 19,ФАлгоритм работы накопителя 9 определяется алгоритмом вычисления текущей алгебраической суммь 1 числа корректирующих импульсов с учетом ихзнака (направления коррекции Фазы);где Х- индикатор наличия и знакаобобцеццой корректирующейкоманды ца 3-м тактовом интервале;Я - значение текущей суьощ на11-м тактовом интервале. Усредненная ицАОрмация о направлении коррекции Фазы опорного сигнала (обобцецные корректируюцие команды), полученная в результате подсчета числа корректирующих команд ца предыдущих К тактовых интервалах, поступает на входы первого и второго регистров 18 и 19, а также соответственно на четвертый и второй входы дешиФратора 20 о Одновременно ца первый и третий входы дешиАратора 20 подаются обобценные корректирующие команды (импульсы) с выходов последних ячеек первого и второго регистров 18 и 19, отражающие результат анализа корректирующих команд на К тактовых интервалах опорного сигнала, наблюдавшихся за (М) интервалов перед текущим тактовым интервалом основной синхронизирующей последовательности. ДешиФрируя полученную ицйормацию, дешиАратор 20 выпает ца накапливаюций сумматор 21 и-разрядное двоичное число, соответствующее разности У, =Х;, -Х, , т.е. второму слагаемому в пр; вой части выражения для 81 о При этом, количество разрядов и двоичного числа должно быть связано с количеством ячеек памяти М в первом и втором регистрах соотношением п=1 о 2- К 1 орДр ЯЯ рУ где 1 1 - целая часть числаЧФ(и-й) разряд является знаковым.5При подаче на тактовый (синхронизирующий) вход накапливающего сумматора 21 синхроимпульса основнойпоследовательности происходит сложение п-разрядного двоичного числа,поступающего с выхода дешифратора 20,с содержимым внутреннего регистранакапливающего сумматора 21. В результате на многопроводном выходе последнего появятся логические уровни,соответствующие новому значению текущей суммы Б,;:1 числа корректирующих импульсов.При возникновении перерыва в канале связи на выходе обнаружителя 13появляется высокий уровень напряжения (логическая "1"), Это напряжение,воздействует на запрещающий вход блока 5 запрета, прерывает подачу опорного сигнала на Фазовый дискриминатор 6, В результате на первом и втором выходах последнего прекрацаетсяФормирование корректирующих импульсов.Одновременно напряжение с выходаобнаружителя 13 подается на управляющие входы дешифратора 22 и формирова"теля 29. Под действием управляющегонапряжения на первом многопроводномвыходе дешифратора 22 формируется35п-разрядное двоичное число, соответствующее значению текущей алгебраической суммы Б, числа корректирующих импульсов. Если Б, является отрицательным числом, то оно передается 4 Обез изменений. Если же величина Бположительная, то она преобразуетсяв равное по модулю отрицательное число. При этом используется представление двоичных чисел в дополнительном коде.На втором выходе дешифратора 22появляется логический уровень,соответствувщий значению и-го знакового разряда суммы Б,. Этот уровеньподается на информационный вход формирователя 29, в котором он запоминается.Формирователь 29 обеспечивает работу Формирователя 1 О с целью формирования во время перерыва корректирующих импульсов требуемого знака сосредней частотой повторения, которыйопределяется результатом вычисления текущей суммы Б 1 на тактовом интервале основной синхрониэирующей последовательности, предшествующим началу перерыва. Первый синхроимпульс основной синхронизируюцей последовательности, поданный после начала переры 1 ва, воздействует на синхронизирующий вход первого регистра 24, обеспечивая запись в него и-разрядного двоичного числа с выхода дешифратора 22, а также - на установочный вход второго регистра 27, в результате чего последний устанавливается в исходное нулевое состояние. В дальнейшем синхроимпульсы на первый регистр 23 не подаются, и записанное в нем число сохраняется до окончания подачи высокого уровня на управляющий вход формирователя 29 (до окончания перерыва).При поступлении последующего первого синхроимпульса вспомогательный синхронизирующей последовательности на многопроводном выходе Формирователя 29 формируется максимальное положительное п-разрядное двоичное число, например, состояцее из (п) единиц и нуля в и-м знаковом разряде при И=2 ф . Этот синхроимпульс через Формирователь 29 поступает на синхрониэируюций вход второго регистра 27, а также через инвертор внутри формирователя 29 на второй вход блока элементов И 24, обеспечивая запись двоичного числа с формирователя 29 во второй. регистр 27,При окончании первых синхроимпульсов основной и вспомогательной синхронизирующих последовательностей от" рицательное двоичное число с выхода первого регистра 23 через блок элементов И 24 поступает на первый вход первого сумматора 25, на второй вход которого подается максимальное положительное число - и-разрядное двоичное число. Результат сложения этих чисел появляется на втором входе второго сумматора 26, на первый вход которого воздействуют нулевые логические уровни.Второй синхроимпульс основной синхронизирующей последовательности через формирователь 29 подается только на синхронизируюций вход второго регистра 27, чем обеспечивается запись в него результата сложения с выхода второго сумматора 26. Если записанное во второй регистр 27 число положительно, то последуюций второй син 1644398 10хроимпульс вспомогательной синхронизирующей последовательности через Аормирователь 29 не проходит.Описанный процесс суммирования содержимого первого регистра 23 с результатом предыдущего сложения во втором регистре 27 продолжается до тех пор, пока сумма на выходе первого сумматора 25 не станет меньшей или 10 равной нулю. В этом случае на выходе порогового блока 28 появится напряжение высокого уровня (логическая "1"),С приходом очередного синхроимпульса основной синхронизирующей последо вательности полученное отрицательное число или нуль будет записано во второй регистр 27. Последующий второй синхроимпульс, поступающий на соответствующий вход Аормирователя 29,20 обеспечивает блокировку первого входа первого сумматора 25 за счет подачи напряжения нулевого уровня на второй вход блока элементов И 24, а также Формирование максимального по ложительного и-разрядного двоичного числа на многопроводном выходе Аормирователя 29 и синхронизацию второго регистра 27. Это означает, что во второй регистр 27 будет записано по ложительное число, являющееся результатом сложения максимального полояительного числа и отрицательного остагка от предшествующих операций сложения. Одновремено, на первом или втором синхронизирующих выходах Аормирователя 29 будет сАормирован корректирующий импульсНомер выхода, на котором будет Аормироваться требуемьй корректирующий импульс, опре деляется сохраняемой в Аормирователе 29 инАормацией о знаке текущей суммы 5 (знаке Аазового расхождения),вычисл енной п ер ед началом пер ерыва .После записи во второй регистр 27 45 положительного числа вновь повторяется процесс последовательного сложения содержимых первого и второго регистров 3 и 27 до получения отрицательного или нулевого остатка и Аор- мирования по этому признаку корректирующей команды э:ого знака. При этом обеспечивается практически равномерная во времени подача корректирующих импульсов на требуемый первый или второй управляющий вход блока 3 до 55 бавления и исключения со средней частотой, равной средней частоте Аормирования корректирующих команд в течение К 4 г 1 тактовых интервалов опорного сигнала непосредственно перед началом перерыва, Корректирующие импульсы бу- . дут Аормироваться строго равномерно во времени, если максимальное положительное и-разрядное двоичное число делится (без остатка) на модуль числа, записанного в первый регистр 23.По окончании перерыва в канале связи на выходе обнаружителя 13 уста" навливается напряжение нулевого уровня. Тем самым блокируется работы Аормирователя 10 и вновь обеспечивается поДача опорного сигнала через блок 5 запрета на фазовый дискриминатор 6,Принцип действия обнаружителя 13 основан на анализе преобладания корректирующих команд того или иного знака в системе дискретной Аазовой автоФматической подстройки частоты на определенном временном интервале, Дискретная Аазовая автоматическая подстройка частоты для обеспечения анализа Алуктуаций во времени корректи- рующих команд осуществляется с использованием блока 41 добавления и исключения, первого делителя 49 и Аазового дискриминатора 32 на основе основной и вспомогательной последовательностей коротких импульсов, поступающих на обнаружитель 13 с соответствующих выходов Аормнрователя 2.Первый накопитель 34 производит вычисление текущей алгебраической суммы числа корректирующих команд (с учетом их знака) на интервале времени, определяемом продолжительностью М тактовых интервалов опорного сигнала на выходе первого делителя 49, где И ф(1-)" К, количество ячеек памяти в первом и втором регистрах 45 и 46, а К - коэААициент деления первого делителя 49 идентично делителю 30.Если величина текущей алгебраической суммы на выходе первого накопи;теля 34 превысит по абсолютной величине некоторый порог (например, 0,154 Х И, то первый пороговый блок 37 че" рез элемент ИЛИ 39 опрокидывает 0-триггер 40, обеспечивая создание на выходе обнаружителя 13 напряжения высокого уровня. Подача инйормации о Аормируемых корректирующих командах на первый накопитель 34 производится с помощью блока 33 привязки.Второй накопитель 36 (идентичный по структуре первому накопителю 34)производит вычисление текущей алгеб" раической суммы числа обобщенных корректирующих команд на интервале времени, определяемом продолжительностью .1 И тактовых ингервалов опорного сигна- Яла, где И=11, К, а К - коэффициент деления второго делителя 50, идентич" ного дополнительному делители 31. При превышении абсолютной величиной текущей алгебраической суммы на выходе второго накопителя Зб некоторого порога (например, 0,15 И 1) второй пороговый блок 38 через элемент ИЛИ 40 опрокидывает 0-триггер 40, создающий 15 на выходе обнаружителя 13 напряжение высокого уровня. Подача обобщенных корректирующих команд на второй накопитель 36 производится с помощью усредняющего блока 35, идентичного 20 усредняющему блоку 8.Формула изобретения1. Устройство синхронизации, со держащее последовательно соединенные задающий генератор, формирователь последовательностей импульсов, блок добавления и исключения импульсов и блок деления частоты, последовательно со единенные дифференцирующий блок, фазовый дискриминатор и усредняющий блок, последовательно соединенные обнару- . житель перерывов связи и Формирователь синхронизирующих сигналов при перерывах связи, а также блох запрета, о т л и ч а ю щ е е с я тем, что, с целью повышения точности синхронизации, введены накопитель и первый и второй элементы ИЛИ, при этом выход 4 О блока деления частоты подсоединен к информационному входу блока запрета запрещающий вход и выход которого подсоединены соответственно к выходу обнаружителя перерывов связи и друго му входу фазового дискриминатора, первый и второй выходы усредняющего блока через накопитель подключены к информационным входам формирователя синхронизирующих сигналов при перерывах связи, первый и второй выходы которого подсоединены соответственно к первым входам первого и второго элементов ИЛИ, вторые входы которых подключены соответственно к первому и второму выходам Фазового дискриминатора, объединенные первые тактовые входы и объединенные вторые тактовые входы формирователя синхронизирующих сигналов лри перерывах связи, накопителя и усредняющего блока подключены соответственно к первому и второму дополнительным выходам блока деления частоты, а первый и второй выходы формирователя последовательностей им" пульсов подсоединены соответственно к первому и второму информационным входам блока добавления и исключения импульсов, первый и второй управляющие входы которого подключены соответственно к выходам первого и второго элементов 1 УП 1, причем обнаружитепь перерывов связи содержит последовательно соединенные Фазовый дискриминатор, блок привязки сигналов к импульсной последовательности, первый накопитель, первый пороговый блок, элемент ИЛИ и В-триггер, последовательно соединенные блок добавления и исключения импульсов, блок деления частоты, усредняющий блок, второй накопитель и второй пороговый блок, выход которого подсоединен к второму входу элемента ИЛИ, первый и второй выходы Фазового дискриминатора подсоединены соответственно к первому и второму информационным входам усредняющего блока, дополнительный тактовый вход которого объединен с тактовым входом второго накопителя и подключен к второму выходу блока деления частоты, третий выход которого подсоединен к тактовым входам 0-триггера, блока привязки сигналов к импульсной последовательности первого накопителя и входу фазового дискриминатора, а первый и второй управляющие входы блока добавления и исключения импульсов подключены соответственно к первому и второму выходам фазового дискриминатора, причем другой вход фазового дискриминатора, первый и второй управляющие входы блока добавления и исключения импульсов и выход 0-триггера являются соответственно информационным входом первым и вторым тактовыми входами и выходом обнаружителя перерывов связи.2. Устройство по п, 1, о т л и ч а ю щ е е с я тем, что формирователь синхронизирующих сигналов при перерывах связи содержит последовательно соединенные дешифратор, первый регистр сдвига, блок элементов И, первый сумматор, пороговый блок, формирователь управляющих сигналов, второй сумматор и второй регистр сдвига,14 1644398 3 Составитель В,ОрловТехред И.Дидык Корректор М.Максмииинец Редактор А,Шандор Заказ 1249 Тираж 394 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д, 4/5 Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина, 101 выходы которого подсоединены к соответствующим вторым входам первого сумматора, выходы которого подсоединены к соответствующим вторым входами5 второго сумматора, дополнительныи выход дениАратора подсоединен к инАормационному входу Аормирователя управляющих сигналов, управляющий вход, прямой и инверсный выходы второго спнхросигнала и выход первого синхросигнала которого подключены соответственно к управляющему входу дениЛратора, синхронизирующему входу второго регистра сдвига, второму входу блока элементов И и объединенным синхронизирующему входу первого регистра сдвига и устанавливающему входу второго регистра сдвига, причем инАормационные входы деииАратора, первый и вто О рой тактовые входы, управляющий вход и первый и второй выходы синхронизирующих сигналов Аормирователя управляющих сигналов являются соответственно инАормационными входами, первым 25 и вторым тактовыми входами, управляющим входом и первым и вторым выходами Аормирователя синхронизирующих сигналов при перерывах связи. 1 303., Устройство по п. 1, о т л ич а ю щ е е с я тем, что усредняющий блок содержит последовательно соединенные Аормирователь узких импульсов, первый счетчик импульсов и блок сравнения, а также второй счетчик импульсов, установочный вход и выходы которого подключены соответственно 1 к выходу Аоримирователя узких импульсов и вторым входам блока сравнения, причем счетные входы первого и второго счетчиков импульсов, вход Аормирователя узких импульсов, тактовый вход блока сравнения и первьп и второй выходы блока сравнения являются соответс гвенно первым и вторым инАормационными входами, первым и вторым тактовым входами и первым и вторым выходами усредняющег о блока.4. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что, накопитель соДержит последовательно соединенные первьп регистр сдвига, депиАратор и накапливающий сумматор, а также второй регистр сдвига, инАормационный вход и выход которого подключены соответственно к второму и третьему входам дешиАратора, четверты вход кото" рого подключен к инАормационному входу первого регистра сдвига, первый тактовый вход первого регистра сдвига подключен к первому тактовому вхо ду второго регистра сдвига и тактовому входу накапливающего сумматора, а второй тактовый вход первого регистра сдвига подключен к второму тактовому входу второго регистра сдвига, причем инАормацонные входы первого и второго регистров сдвига, первый и второй тактовые входы первого регистра сдвига и выходы накапливающего сумматора являются соответственно первым и вторым инАормационными входами, первым и вторым тактовыми входами и выходами накопителя.