Многоканальный стабилизированный конвертор

(21) 461 (22) 17. (46) 07. (71) Спе нологиче ники (72) Ю.А (53) (56) У 29онструктогеофизиче льно кой т ов и П.П(57) Изобренике, в частным понижаюэлектропитаявляется ра к электро- ансформаторвторичного ретения ональных ение относит ности к бес м источникая. Целью изширение функ ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР ОРСКОМУ СВИДЕТЕЛЬСТВУ НАЛЬНЫЙ СТАБИЛИЗИРОВДНЧЬЙ возможностей путем получения 2 М источников двухполярного напряжения различной амплитуды. Многоканальный стабилизированный конвертор содержит двапоследовательно соединенных разрядныхтранзистора 1, 2, зарядный транзистор16. Введение 2 Мзарядно-разрядныхблока, каждый из которых содержит несколько последовательно соединенныхцепочек образованных последовательно соединенными накопительныМ конденсатором 6 и зарядным диодом 7, точкисоединения которых связаны через первые разрядные диоды 15 с первым входом соответствующего выходного фильтра 11, 12, подключенного выходом квыходным выводам, а точки соединенияупомянутых цепочек через вторые разрядные диоды 8 связаны с силовымэлектродом соответствующего разрядно-го транзистора, входы выходных фильт", "84068 ров зарпунтировагы обратьрги диадамн 24, 25, обеспечивает такой алгоритм коммутации транзисторов 1, 2 и 16,Изобретение относится к электротехнике, в частности к бестрансформа 10 торным понижающим источникам вторичного электропитания.Цель изобретения - расгггирение функциональньпг возможностей путем получе 15 ния 2 М источников двухполярного напряжения различной амплитуды.Ка фиг, 1 представлена схема конвертора. ;на фиг. 2 - схема подключения датчиков напряжениями на фпг, 3 -.,. ,асхема блока управления; на фиг. 4 - временные диаграммы поясргяющие работу конвертора.Многоканальный стабиггизированный конвертор (фиг. 1) содерщрт два пг следовательно соединенных разрядах транзистора 1 и 2, цегги упрахтеягря которых связаньг с блоком 3 утрав.; ,:д:.и, заряднаразрядные блс к.4.М. 51-5.М,каждый иэ которых софь фрю держит несколько последовательна со. - циненных цепочек, образованных пс, л;.- давательно соединенными накопител-:иьрм конденсатором 6,1 (6.2, ) и зарядггым диодом 7.1 ( ,2,. ),. точки саедггнения которьг. связаны через первые разрядные диоды 8 е 1 (8 1 г, а : е ) с пер вым 9,1, ",0.1, (9.2 0.2,. .) входом саответствуюпгега выходного филг"ра 11 1 .2 1(1192 р ее 12 а 2 р4 С12,М) . подключенного выходом к . ыходным выводам 13, ,3 1 1 1 (1"-, 2.1М, 14,2-14.М), а гочки саеднненич указанных цепочек через втс,ые раза)с рн - диод-р 1 р(15(,1 у е э егза г 5 аы ;, силовьл электродом соответствуютщего разрядного транзистора 1, 2), зарядный транзистор 16, силовые электооцы котараго р аецгзггенгр с первым вхсд 1.",и вьрвадом и свободньгм силовым50 зл ьктрадом транзистора 2 связанного с конденсаторами 6.1 зарядна-разряд ных блоков 5.1-5.Ч, токоограничивающий элемент 18, вклгбчающий, например., цроссель 19 с:-.бмотхами 20 и 21, чьн вь воды гродключень к атсекаи 55 щему диоду ., к второрру входнои. ,вьпроду 23 н свободному силовому электроду транзистора с 1 едпненнамт при котором :.:.ыход.ые и;:,пряжения всех2 М каналов стабилнзирунтся на заданном уровне, 4 ил,"конденсаторами 6.1 зарядно-разрядньх блоков 4,1-4.М, другэй силовой эле.трод транзистора связан с обратными,рнодами 24.1-24.М, 25,1-25.М, обеспечргвающими работу фильтра, например, структуры 1.С.На фиг. 2 представлено подключение датчиков 26.1-26.М и 27,1-27.М, напряжения контролирующих напряжения накопительньгх конденсаторов последних цепочек каждого блока 4, 5.Блок управления (фиг. 3) содержит анализатор 28 напряжения по максимуму, анализатор 29 напряжения по минимуму выходного напряжения, амплитудные компараторы 30-33, входы которых соединены с источником 34 опорных напряжений и выходами соответствуюппд; анализаторов 28 и 29 напряжений, первый двухвходовой логический элемент ИЛИ 35, соединенных входами с выхадамв. третьего 32 и четвертого 33 амплитудных компараторов, первый трнг" гер 36, вход 8 которого подключен к выходу первого двухвхадового логического элемента ИЛИ 35, а выходы - с входами первого усилителя 37 .мощности, связанного выходом с управляющим переходом зарядного транзистора 16, трехвходовой логический элемент ИЛИ 38, первый вход которого соединен с выходом первого 30 амплитудного ком-. паратора, второй двухвходовай логическргй элемент ИЛИ 39, первый вход которога соединен с выходом второго амплитудного компаратора 31, второй 40 и третий 41 триггеры , входы В которых соединены соответственно с вьгкодами третьего 32 и четвертого 33 амплитудных компараторов, а выходы - с гп одами второго 42 и третьего 43 усипит.лей мощности, подключенных вьггодага: к управляющим переходам разрядных транзисторов 1 и 2, две пус-ковых цепочки 44 и 45 из последовательно соединенных резисторов и конденсаторов, подключенных к выходу истсчника 46 питания блока 3 управления, первый 47 и второй 48 двухвходавые логические элементы И, первые1584048 10 15 входы которых подключены к выходу первой пусковой цепочки 44., вторые входы - соответственно к выходу четвертого амплитудного компаратора и инверсному выходу третьего триггера 4 1, а их выходы - к второму и третьему входам трехвходового логического элемента ИЛИ 38, третий двухвходсвсй логический элемент И 49, входы которого подключены к выходу третьего амплитудного ксмпаратора и выходу второй пусковой цепочки .45, а выход к второму входу второго логического элемента ИЛИ 39, четвертый днухвходовой логический элемент И 50, входы которого соединены с прямыми выходами второго 40 и третьего 41 триггеров, а выход - с К-входом первого триггера 36, при этсм входы Я второго 40 и третьего 4 1 триггеров связаны соответственно с выходами трехвходовогс 38 и второго двухвходовсго 39 логических элементов ИЛИ.На Фиг. 4 представлена переменная составляющая одного из напряжений -У51 и +Б 52 импульсы 53-56 накпряжсния на выходах соответственно первого 30, второго 31, третьего 32 и четвертого 33 амплитудных ксмпараторсв, импульсы 57-59 напряжения соответственно на прямых выходах триггеров 36, 40, 4 1 (импульсы на" пряжения, сбеспечивающие включение транзисторов 16, 1 и 2).Многсканальнчй стабилизированный конвертор работает следующим образом.Прн подаче питающего напряжения на блок управления (конденсаторы 6.1,всех зарядно-разрядных блоков 4.1, , 5.1,разряжены) анализаторы 28 и 29 напряжения формируют на выходах нулевой сигнал. Анализатор 28 напряжения по максимуму обеспечивает подключение к выходу того входного напряжения, амплитуда которого больше всех, При этом к правому выходу анализатора 29 и верхнему выходу анализатора 28 подключаются напряжения с датчиков 27.1-27,М, а к левому нижнему выходу " с датчиков 26.1"26.М. Анализатор 29 напряжения по минимуму подключает к .-всему выходу наименьшее напряжение. Схемотех" ническая реализация таких анализато- ров относительно про"та и может быть выполнена на основе диодов и операционных усилителей. Источник 34 6опорных напряжений обеспечивает подачу на входы амплитудных компараторов опорных напряжений. Поэтому при вклю" чении на выходе амплитудных ксмпаратсров 32 и 33 появляются логические "1", что приводит к установке на прямом выходе триггера 36 логическойкоторая обеспечивает насыщение транзистора 16. Одновременно логическая "1" с выходов амплитудных компарагсров 32 и 33 поступает на входы К триггеров 40 и 41, что приводит к установке на их прямых выходах логических "0" и нахождению транзисторов 1 и 2 в области отсечки. Начинаетсй процесс зарядки всех конденсаторовзарядно-разрядных блоков. Ограничение зарядного тока осуществляет 20 ограничитель 18 тскз, выполненный,например, на основе дросселя 19, Вмомент времени , (Фиг. 4) на выходепусковой цепочки 44 Формируется логическая "1" и на выходе логического 25 элемента И 48 формируется логическая"1", что приводит к Формированию логической "1" на выходе логическогоэлемента ИЛИ 38, прямом вьходе триггера 40 и включению транзистора 30 Ец;,гнсаторы всех зарядно-разрядныхбг;охов 4.1-4.М подключаются к выходныг Фильтрам 1.1-11.М и начинаютразряжаться (фиг. 4, 51) . Включениетранзистора 1 приводит х увеличениюнапряжения, псдаьаемсгс на зарядноразрядные блоки 5.1-5.М. В моментвремени 1; на выходе амплитудногоксипаратсра 33 формируется логический "Г" (напряжение всех конденсато О ров зарядно-разрядчых блоков 5,15,М не ниже минимальнсгс значения),а в момент времени йз адно из напряжений указанных блоков достигает максимальнсй величины и на выходе амплитудногс компара-,ора 31 (фиг. 4, 54)Формируется логическая "1", что приводит к подаче логической "1" навход Б триггера 41 и включению транзистора 2. В свою очередь, логический"О на инверсном выходе триггера 41приводит к снятию логической "1" свхода Я триггера 40 и формированиюна прямом выходе триггера 40 логического "О", что приводит к выключению транзистора 1 (на вход К логическая "1" поступает с,выхода амплитудного компаратора 32, который контролирует минимальное напряжение наконденсаторах всех зарядно-разрядных25 блоков 4.1-4,М). Амплитудный компаратор 33 контролирует минимальное напряжение на конденсаторах всех заряд- но-разрядных блоков 5,1-5,М. Амплитудные компараторы 30 и 31 контролируют максимальное напряжение на конденсаторах всех зарядно-разрядных блоков 4.1-4.М и 5.1-5.М, С момента времениконденсторы всех зарядно-разряд 3ных блоков подключаются к выходным фильтрам 12.1-12.М, а конденсаторы за;рядно-разрядных блоков 4.1-4.М под ключаются к входным выводам 23, 17 и ,начинают заряжаться. В момент вре,мени ;1 напряжения на всех конденса: торах(фиг. 2) зарядно-раэрядных блоков 4.1-4,М достигают минимально до, пустимой величины и на. выходе амплитудного компара.тора 32 (55) формирует-О ся логический "0, что приводит к снятию логической "1" с входа К триггера 40 (логической "1" нет и на входе К триггера 41), В момент времениодно из контролируемых напряжений (фиг. 2 и 4) достигает максимально допустимой величины и на выходе амплитудного компаратсра 30 (фи, 53) формируется логическая "1", которая поступает через логический эле мент ИЛИ 38 на вход Б триггера 40, что приводит к формированию на егопрямом выходе логической 1 , включ ению транзистора 1, подключению конд енс ат ор ов з арядно-ра зр ядных блоков 4 . 1 -4 , М к выходным фильтр ам 1 1 . 1- 1 1 . М и снятию управляющего на пряжения с зарядного транзистора 1 6 (фиг , 4 , 5 7 ) . В момент времени на конденсаторах одного и 3 заряд на -р а зрядных блоков 5, 1 - 5 . М на пр яже ни е достигает минимально дспус тимой величины Пи поэтому на выход е амплитуд ног о компаратор а 3 3 (фиг . 4 , 5 6 ) формируется логическая 45 " 1 " , которая поступает на вход В . триггера 4 1, обеспечивает установкум на его прямом выходе логического0 выключение разрядного транзистора 2 и включение разрядного транзистора 50 16 так как логическая "1" поступает на вход Б триггера 36 (с входа Кюпоступает при этом лсгическии 0 ). Конденсаторы эарядно-раэрядных блоков 51-5.М начинают эаряжятся от первично18 э- - го источника через ограничитель рядного тока и включенный транзистор 1При зарядке конденсаторов заряднораэрядных блоков нагрузки получают питание от конденсаторов фильтров 12.1,в момент времени , напряжение на одном из конденсаторов зарядно-разрядных блоков 5.1"5.М достигает максимально допустимой величины и на выходе амплитудного компаратора 31 (фиг. 4, 54) формируется логическая "1", которая пост ет на вход Б триггера 4 1, обеспечива включение разрядного транзистора 2и выключение зарядного транзистора 16, В момент времени е на одном из конденсаторов зарядно-разрядных бло"ков 4.1-4.М напряжение достигает ми-нимально допустимой величины и на выходе амплитудного компаратора 32 формируется логическая "1" (фиг, 4, 55), которая поступает на вход К триггера 42, обеспечивает выключение разрядного транзистора 1, заряд конденсаторов зарядно-разрядных блоков 4,1 -ч 4.М и подтверждение логическои 1 на прямом выходе триггера 41. Однако в момент времени й (конденсаторы зарядно-разрядных блоков 4.1-4,М еще не зарядились до максимально допустимой величинь напряжения 0 , ) на одном иэ конденсаторов эарядно-разрядных блоков 5.1-5.М напряжение достигает минимально допустимой величины, что приводит к формированию .на выходе амплитудного компаратора 33 (фиг. 4, 56) логической "1", которая подается на вход К триггера 41, устанавливается логический "0" н его прямом выходе, выключается раэрядчый триггер 2 и начинают разряжаться конденсаторы заряцно-разрядных блоков5 . 1 , . . . , Одновременно логическая 1 с инверсного выхода тренг г ера 4 1 ч ер е з логические элементы И 4 8 и ИЛИ 3 8 п о ступа ет на вх од Б. триггера 4 О, устанавливает на ег о прямом выходе логическую " 1 " и об ес печива е т в ключ ени е разрядного транзистора 1, ко тор ый обеспечивает заряд конденсаторов эар ядно-ра зр ядных блоков 5 . 1 - 5 , М и подключение конденсаторов эарядноразрядных блоков 4 . 1 -4 ;М к выходным фильтрам 1 1 . 1 - 1 1 . М , В момент времениодно из напряжений зарядно-ра эрядных блоков 5 , 1 - 5 . М достигает максимально допустимой величины и на выходе амплитудного компаратора 3 1 (фиг . 4 , 54 ) формируется логическая " 1 " которая через логич ес кий элементИЛИ 39 поступает на вход Б триггера 41, что обеспечивает включение тран 1584048зистора 2 и выключение транзистора1 б и т.д. Иоследовательности формирования импульсов управления наглядноиллюстрируют диаграммы (фиг. 4).Ограничитель зарядного тока, вы 5полненный на дросселе, обеспечиваетограничение тока при зарядке конденсаторов, а при выключенном зарядномтранзисторе 16 энергия, запасеннаяв нем на этапе заряда. конденсаторов,через вторичную обмотку 21 и диод 22сбрасывается в первичный источник питания. Обратные диоды 24.1,25.1,в случае построения выходных фильтров 11.1. . . 12, 1,.с последовательным дросселем обеспечивают протекание тока дросселя призарядке конденсаторов соответствующего зарядно-разрядного блока,Таким образом, предлагаемый многоканальный стабилизированный конвертор позволяет формировать большоеколичество двухполярных напряженийразличной амплитуды, что расширяет 25его функциональные воэможности.Формула изобретенияМногоканальный стабилизированный 3 О конвертор, содержащий два последовательно соединенных разрядных транзистора, цепи управления которых связаны с блоком управления, перВый и второй зарядно-разрядные блоки, каждый из которых содержит несколько последовательно соединенных цепочек, образованных последовательно соединенными накопительным конденсатором и зарядным диодом, точки соединения которых 4 О связаны через первые разрядные диоды и первым входом соответствующего выходного фильтра, подключенного выходом к вьлодным выводам, а точки соединения упомянутых цепочек через вто рые разрядные диоды связаны с силовым электродом разрядного транзистора, о т л и ч э ю щ и й с я тем, что, с целью расширения функциональных возможностей путем получения 2 М источников двухполярного напряжения различной амплитуды, введены первый и второй зарядные транзисторы, причем силовые электроды первого зарядного транзистора соединены с первым входным выводом и первым силовым электродом второго разрядного транзистора, токоограничивающий элемент, выводы которого соединены с вторым входным выводом и первым силовым электродом первого разрядного транзистора, (2 М) зарядно-разрядных блока, соединенных совместно с первым и вторым зарядно-разрядными блоками по М параллельно, а затем последовательно между собой, при этом общая точка соединения зарядно-разрядных блоков соединена с вторым входом выходных фильтров и с точкой соединения разрядных транзисторов, их свободные концы - с первыми силовыми электродами соответствующих разрядных транзисторов, входы выходных фильтров зашунтированы обратными диодами, цепи управления зарядного транзистора подключены к блоку управления, включающего в себя два анализатора напряжений, вхсды которых подключены соответственно к датчикам напряжения, соединенных с последней цепочкой каждого эарядно-разрядного блока, четыре амплитудных компаратора, входы которых связаны с источником опорных напряжений и выходами анализаторов напряжений, первый двухвходовой логический элемент ИЛИ. соединенный входами с выходами третьего и четвертого амплитудных компараторов, первый триггер, Б-вход которого подключен к выходу первого логического элемента ИЛИ, а выходы - с входами первого усилит .ля мощности, связанного выходом с управляющим переходом зарядного транзистора, трех 1 рходовой логический элемент ИЛИ, первый вход которого соединен с выходом первого амплитудного компаратора, второй двухвходовой логический элемент ИЛИ, первый вход которого соединен с выходом второго амплитудного компаратора, второй и третий триггеры, К- входы которых соеГинены соответственно с выходами третьего и четвертого амплитудных компараторов, а выходы - с входами второго и третьегоусилителей мощности, подключенных выходами к управляющим переходам соотВетствующих разрядных транзисторов, ,две пусковых цепочки из последовательно соединенных резисторов и конденсаторов, подключенных к выходу ис;точника питания блока управления, первый и второй двухвходовые логичес;киеэлементы И, первые входы которых подключены к выходу первой пусковой цепочки, вторые входы - саответствен,но к выходу четвертого амплитудногокомпаратора и инверсному выходутретьего триггера, а их выходы - квторому и третьму входу трехвходовогологического элемента ИЛИ, третийдвухвхоцовой логический элемент И,входы которого подключены к выходутретьего амплитудного коипаратора ивыходу второй пусковой цепочки, авыход " к второму входу второго двухвходового логического элемента ИЛИ,четвертый двухводовой логический элемент И, входы которого соединеныс прямыми выходами второго ч третьеготриггеров, а выход - с К-входом первого триггера при этом Я-копы второго и третьего триггеро. связаны,соответственно с выходами трехвходового и второго двухвхолового логических элементов ИЛИ.Производственно-издательский комбинат "Патен Узпород, ул, Гагарина, 1 з 226ЯИИПИ Го арственного 113035, Подписноекрытиям при ГКНТ СЧСР , 4(5