Устройство для сопряжения процессора с устройствами ввода вывода

(56) Алексеенко А.Г., Галиции А.А., Иванов А.Д. Проектирование радиоэлектронной аппаратуры на микропроцессорах. - М.: Радио и связь, 1984, с.21-30.Авторское свидетельство СССР В 1129602, кл. С 06 Р 13/24, 1984. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С УСТРОЙСТВАМИ ВВОДА-ВЫВОДА (57) Изобретение относится к области вычислительной техники и может быть использовано в вычислительных системах обработки и подготовки данных,ия инт исов уст" оцессора, сигналов,и ией. Целью ширение кл за счет ув для согласован ройств ввода-в имеющих различ протокол обмен изобретения яв са сопрягаемых ыво ныи наба инфорляется а тр тв личения дл тельностей вышение по нности п Устройст рабосоехоза и е опроса. л при:-мопузел си ия прерыв ратной св входной и те в режим держит уз тор коман формирова редачи, дешифрахронизацииний, узелзи, регистр инвыходной инфорвходной и выход узе обрабки кода острукции,мационныеной упф-лы,егистры,ищие реги тры. 2 з.п равл 7 ил сится к вычисли- ожет быть исполь Изобретение отльной технике и эовано в вычислительных системах обработки и .подготовки данных, длясогласования интерфейсов устройств ввода-вывода различный на обмена инфор Цель изоб класса сопрясора, имеющих лов и протоко и ор сиг ацией. етения аемых- расширениестройств эа счет мируемых послеляющих сигналов ости при структурФиг.2 -фратора коальная схеГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР К АВТОРСКОМУ увеличения длины Фо довательностей упра м повышение помехозащище работе в режиме опроса.На Фиг.1 представлена ная схема устройства; на функциональная схема деш манд; на Фиг.3 - Функцио ны Формируемых последова управлхищих сигналов и п 2ма узла формирования прерываний; на фиг.4 - функциональная схема входного управляющего регистра; на фиг.5 функциональная схема выходного управляищего регистра; на фиг.6 - функ циональная схема узла синхронизации; на фиг,7 - Функциональная схема узла обработки кода обратной связи.Устройство для сопряжения процессора с устройствами ввода-вывода содержит (фиг.) дешифратор 1 команд, узел 2 приемопередачи, узел 3 формирования прерываний, выходной 4 и входной 5 информационные регистры, входной 6 и выходной 7 управляющие регистры, регистр 8 инструкции, узел 9 синхронизации и узел О обработки кода обратной связи. На фиг.160 56 обозначены также двунаправленная шина 1 данных интерфейса процессора, внутренняя двунаправленная шина 12 данных устройства, входы и выходы 13-бб устройства и его узлов.Дешифратор 1 команд предназначен для идентификации адресов портов ввода и портов вывода устройства в командах процессора и формирования соответствующих управляющих сигналов для внутренних узлов устройства. Де-шифраторсодержит (фиг.2) постоянную память 67 дешифрации адресов,портов ввода и постоянную память 68 дешифрации адресов портов вывода.1Узел 2 приемопередачи предназначен для согласования двунаправленной ши- . ны 11 данных интерфейса процессора с внутренней двунаправленной шиной 12 данных устройства. Узел 2 состоит из двунаправленных шинных формирователей (1 Ф), выбор которых оп" ределяется сигналом на входе 41 узла, формируемым при Каждом обращении процессора к портам устройства, а направление передачи зависит от уров ня сигнала на входе "Ввод" 13 интерфейса процессора,Узел 3 формирования прерываний предназначен для: маскирования вход". ных запросов прерывания, поступающих по входам 48 и 27 и коммутации их их на выход 28 прерываний для интерФейса процессора. Узел 3 (фиг.3) содержит регистр 69 маски, группу элементов И 70 и группу элементов ИЛИ 71 Выходной информационный регистр 4 предназначен для фиксации информации, передаваемой по внутренней шине 2 данных, и трансляции ее на выход 30 в интерфейс устройства ввода-вывода.Входной информационный регистр 5 предназначен для фиксации информации,поступающей с входа 32 йз интерфейса устройства ввода-вывода, и трансляции ее на внутреннюю шину 32 данных устройства прн наличиисигналачтения на входе 54, Регистр 5 представляет собой регистр, имеющий выходы с тремя состояниями. При от" сутствии сигнала чтения на входе 54 информация с входа 32 постоянно заносится в регистр 5, но не трансли, руется в шину 12 устройства. При появлении сигнала чтения на входе 54 занесение информации в регистр 5 5 10 15 20 25 30 35 40 45 прекращается и она транслируется в -шину 12,Входной управляющий регистр 6предназначен для Фиксации управляющихсигналов, поступающих от устройстваввода-вывода по входу 33, и трансляции их в шину 12 данных устройства припри наличии сигнала считывания на вховходе 55; на выход 26 кода обратнойсвязи узла. Регистр 6 содержит(фиг.4) триггер 72 и шинный формирователь 73.Выходной управляющий регистр 7предназначен для фиксации информации,поступающей по шине 12 данных и груп"пе вхоцов 62, и трансляции ее на выход 31 в интерфейс устройства вводавывода при наличии сигнала считывания на входе 59. Регистр 7 содержит(фиг.5) триггеры 4 и 75 и шинныйформирователь 76.Регистр 8 инструкции предназначендля фиксации комбинации сигналов навходах 37 и 39 иэ интерфейса процессора в виде кода инструкции, определяющей выбор формируемой последовательности управляющих сигналов.Узел 9 синхронизации предназначендля организации работы регистров би 7 и узла 10 в процессе формирования последовательностей управляющих сигналов обратной связи, а такжедля блокирования сигналов синхронизации при обращении процессора к портам ввода и вывода устройства. Узел9 содержит (Фиг,б) генератор 77 импульсов, триггер 78 и элемент 79 задержки.Узел 10 обработки кода обратнойсвязи предназначен для формированияпоследовательностей выходных управляющих сигналов обратной связи на выходе 24, сигналов запросов прерывания на выходе 46 и сигнала установкив исходное состояние регистра инструкции на выходе 23 в зависимости откода инструкции на входе 44 и последовательностей входных управляющих сигналов обратной связи на входе 49Узел 10 содержит (фиг.7) постоянную память 80 и регистр 81.Устройство работает следующим образом.Устройство приводится в исходное состояние сигналом "Сброс" интерфей. са процессора, поступающим на вход "Сброс" 29 устройства и устанавливакнЧим в исходное состояние триггер5 475 регистра 7, при этом на выход 3формируется сигнал начальной установки устройства ввода-вывода, которое в ответ прекращает Формирование управляющих сигналов на вход 33,транслируемых через группу выходов26 регистра 6 на вход кода обратнойсвязи узла 10, который, в свою очередь, прекращает формирование управляющих сигналов на группе выходов 24и одновременно формирует на выходе23 импульс установки в исходное состояние регистра 8.При адресации со стороны процессора устройства представляет собой ряднезависимо адресуемых портов вводаи портов вывода, В командах выводаинформации в порт устройства информация с шины 11 данных интерфейсапроцессора транслируется через узел2 в шину 12 данных и записываетсялибо в регистр 4, либо одновременнов регистр 69 узла 3 и триггер 75 регистра 7. В командах ввода информации иэ порта устройства информациялибо с выходов регистра 5, либо одновременно с выходов шинного формирователя 73 регистра 6 и шинного формирователя 76 регистра 7 поступает нана шину 12 данных и через узел 2транслируется в шину 11 данных интерфейса .процессора,Перед началом обмена информациейв зависимости от подключаемого устройства ввода-вывода процессор настраивает узел 3 и регистр 7, осуществляя ввод информации в порт настройки, при этом в триггер 75 регистра 7записывается неизменяемая в процессеобмена комбинация управляющих сигналов на выходе 31 интерфейса устройства ввода-вывода, а в регистр 69 маски узла 3 записывается код, управляющий выбором в качестве сигналов прерывания, поступающих на выход 28 винтерфейс процессора, управляющихсигналов на входе 33 из интерфейсаустройства ввода-вывода, транслируемых через регистр 6, и сигналов запросов прерываний с выхода 46 узла 10,формируемых в процессе обмена информацией, По сравнению с известным процесс начальной настройки предлагаемого устройства значительно сокращается или может быть исключен вооб"ще (в зависимости от интерфейса устройства вва,па-вывода), так как информация о Формируемых в процессе обме 56964 которые через выход 26 регистра 6транслируются на вход кода обратнойсвязи узла 10 и вызывают формированиеответной комбинации (последовательности комбинаций) на выходе 24 узла 351 О и, соответственно, на выходе 31н интерфейс устройства ввода-вывода.Одновременно на выходах 23 и46 узла 10 формируются импульс уста нонки регистра 8 в исходное состояние и сигнал запроса на прерывание,сигналиэирующий процессору о завершении вывода слова информации в устройство ввода-вывода. Процессор, либо 45 получив сигнал прерывания на выходе28 прерываний устройства (режим работы по прерываниям), либо путем опроса порта состояния устройства (режим опроса),считывает содержимое трнг.гера 72 регистра 6 и триггеров 74и 75 регистра 7.При реализации ввода слова информации иэ устройства ввода-вывода пос.леднее Формирует на входе 32 слово 55 информации, а на входе 33 - комбинацию управляющих сигналов, котораячерез выход 26 регистра 6 транслируется на входы узлов О и 3, При этом, на выходе узла 3 в интерфейс процес 5 10 15 20 25 30 на управляющих сигналах хранится в постоянной памяти 80 узла 10.При реализации вывода слова информации в устройство ввода-вывода процессор осуществляют вывод слова информации в порт вывода устройства, при этом информация заносится в регистр 4 и транслируется на выход 30 в устройство ввода-вывода, а адрес порта на входе 15 адреса и логическое значение сигнала на входе "Вывод" 14 иэ интерфейса процессора записываются в регистр 8 в качестве кода инструкции, который через выход 22 поступает на соответствующую группу входов узла 10, на выходе 24 которого Формируется комбинация (последовательность комбинаций) управляющих сигналов, транслируемых через триггер 74 регистра 7 на выход 31 в интерфейс устройства ввода-вывода. Формирование последовательности комбинаций управляющих сигналов обеспечивается наличием в узле 1 О регистра 81. Устройство ввода-вывода, получив необходимые управляющие сигналы на выходе 31, вводит информацию с выхода 30 и Формирует на входе 33 управляющие сигналы подтвержения ввода,56964 Формула 7 14 сора формируется сигнал прерывания, . а на выходе 24 узла 10 - комбинация управляющих сигналов, транслируемая через регистр 7 на выход 31 в интерфейс устройства ввода-вывода, которая сообщает устройству ввода-вывода о занятии устройства. Процессор, по" лучив сигнал прерывания (режим работы по прерываниям), либо опросив порт состояния устройства (режим работы по опросу), осуществляет обращение к порту ввода устройства, нри этом информация иа входе 32 фиксируется в регистре 5 и транслируется в шину 11 данных процессора. Одновременно адрес порта на входе 15 адреса.и ло гическое значение сигнала на вхрде "Вывод" 14 интерфейса процессора фиксируются в регистре 8 в качестве кода инструкции, при этом с выхода 24 узла 10 через выход 31 в интерФейсе устройства ввода-вывода формируется комбинация управляющих сигналов ( последовательность комбинаций ), сообщающая устройству ввода-вывода о вводе процессором слова информации. По окончании ввода информации на выхо де 23 узла 10 формируется импульс установки регистра 8 в исходное сос" тояние.Обращение со стороны процессора к порту настройки и порту состояния устройства не приводит к изменению состояния регистра 8 и не влияет на работу узла 10 в процессе ввода или вывода информации. В процессе обращения процессора к портам устройстваузлом 9 осуществляется блокированиесинхронизирующего сигнала на выходе25, прн этом ,состояние регистров 6и 7 и узла 10 не изменяется, еслидаже обращение происходит в процессе формирования последовательностиуправляющих сигналов, что позволяетизбежать искажения информации, передаваемой между процессором, устройством и устройством ввода-вывода,Если в процессе обмена информацией происходит нарушение Формируемой последовательности управляющих сигналов или устройство ввода-вывода Формирует комбинацию управляющих сигналов окончания обмена, на выходе 28узла 3 в интерфейс процессора формируется сигнал прерывания с другимуровнем приоритетности, чем сигналыпрерывания, Формируемые в процессенормальной работы устройства. б 10 1 б 20 2 б 30 Зб 40 4 б бО бб изобретения 1, Устройство для сопряжения процессора с устройствами ввода-вывода,содержащее дешифратор команд, узел приемопередачи, узел формирования прерываний, узел обработки кода обратной связи, выходной и входной информационные регистры, выходной и входной управляющие регистры, причем группа информационных входов-выходов узла приемопередачи образует группу входов-выходов устройства для подключения к группе информационных входов-выходов процессора, первый, второй разрешающие входы и груп" па информационных входов дешифратора команд образуют входы устройства для подключения соответственно к выходам "Вводп, "Вывод" и группе выходов адреса процессора, группа выходов узла формирования прерываний образует груп",пу выходов. устройства для подключения к группе входов прерывания процессора, группы информационных выхо"дов выходного информационного регистра и информационных входов входногоинформационного регистра образуют,группы выходов и входов устройствадля подключения соответственно к . группам информационных входов и выходов устройств ввода-вывода, группыинформационных выходов выходногоуправляющего регистра и информационных входов входного управляющегорегистра образуют группы выходов ивходов устройства,для подключения со ответственно к группам управляющих входов и выходов устройства ввода- вывода, при этом вторая группа инФормационных входов-выходов узла при" емопередачи соединена с группой информационных входов выходного информационного регистра, сгруппой информационных выходов входного информационного регистра, с первой. группой информационных выходов входного управляющего регистра, с первой группой информационных входов узла Формирования прерываний, с группой информационных входов-выходов выходного управляющего регистра, группа информационных входов которого соединена с первой группой информационных выходов узла обработки кода обратной связи, вторая группа информационных выходов которого соединена с второй группой информационных входов9 1 узла формирования прерываний, первая, группа информационных входов узла обработки кода обратной связи соединена с второй группой информационных выходов входного управляющего регистра, первый выход дешифратора команд соединен с входом записи выходного информационного регистра, второй выход дешифратора команд соединен с входами записи узла формирования прерываний и выходного управляющего регистра, о т л и ч а ю щ е е - с я тем, что, с целью расширения класса сопрягаемых устройств за счет увеличения длины формируемых последовательностей управляющих сигналов и повышения помехозащищенности при работе в режиме опроса, в него введе - ны узел синхронизации и регистр инструкции, причем информационный вход и группа информационных входов регистра инструкции соединены соответственно с вторым разрешающим входом и группой информационных входов дешифратора команд, вход направления передачи узла приемопередачи соединен с первым разрешающим входом дешифратора команд, .установочный вход выходного управляющего регистра является входом устройства,для подключения к выходу "Сброс" процессора, при этом третья группа информационных входов узла формирования прерываний соединена с второй груп" пой информационных выходов входного уравляющего регистра, группа информационных выходов регистра инструкции соединена с второй группой информационных входов узла обработки кода обратной связи,установочный выход которого соединен с установочным входом регистра инструкции вход записи которого соединен с третьим выходом дешифратора команд, четвертый выход которого соединен с входом чтения входного информационного регистра, пятый. выход дешифратора команд соединен с входами чтения входного и выходного управляющих регист" ров, шестой выход дешифратора команд 456964 О соединен с разрешающим входом узла приемопередачи и с входом запуска узла синхронизации синхровыход которого соединен с синхровходами узла обработки кода обратной связи входного и выходного управляющих регистров.2. Устройство по и,1, о т л и - ч а ю щ е е с я тем, что узел обработки кода обратной связи содержит постоянную память и регистр, причем первая и вторая группы адресных входов постоянной памяти образуют соответственно первую и вторую группы информационных входов узла, первая группой информационных выходов постоянной памяти и первая группа ин" формационных выходов регистра образуют соответственно первую и вторую группы информационных выходов уз" ла, синхровход и информационный выход регистра являются соответственно синхровходом и установочным выходом узла, при этом в узле обработ 5 10 15 20 ки кода обратной связи вторая груп" па информационных выходов регистрасоединена с третьей группой адресныхвходов постоянной памяти, втораягруппа информационных выходов которой соединена с группой информацион" ных входов регистра.3. Устройство по п.1, о т л и "ч а ю щ е е с я тем, что узел формирования прерываний содержит ре. гистр маски, группу элементов И,группу элементов ИЛИ, причем группаинформационных входов регистра мас"ки образует первую группу информационных входов узла, первые н вто рые входы элементов И группы образуют соответственно вторуюи третьюгруппы информационных входов узла,синхровход регистра маски являетсявходом записи узла, выходы злемен тов ИЛИ группы образуют группу выходов узла, при этом в узле формирования прерываний группа выходов регистра маски соединена с третьими входами элементов И группы, выходы которыхсоединены с входами элементов ИЛИгруппы.1456964 Составитель С.ПестмалРедактор О.Юрковецкая Техред М.Ходанич Корректор Н.Король ирак 66 аз 7489 Подписи ПИ Государственного комитета по изобретениям и открытиям 113035, Москва, Ж-З 5, Раушская наб., д. 4/5 ГЕНТ СС роизводственно-полиграфическое предприятие, г. Уиг ул. Проектная