Устройство для ввода и вывода динамически изменяющейся информации

6 Г 3/О ОПИСАНИЕ ИЭОБРЕТН АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ 1 Ф(54)(57) УСТРОЙСТВО ДЛЯ ВВОДА И ВЫВОДА ДИНАМИЧЕСКИ ИЗМЕНЯЮЩЕЙСЯ ИНФОРМАЦИИ, содержащее входной запоминающийблок, блок анализа команд, содержащий счетчик, регистр, делитель частоты импульсов, блок дешифраторови элемент И, счетчик, Формировательадреса записи содержащий три регистра, делитель частоты импульсов, дванакапливающих сумматора, постояннуюпамять, три счетчика и элемент ИЛИ,два дешифратора, регистр, четырекоммутатора, блок выбора памяти,содержащий счетчик, дешифратор,регистр и постоянную память, блокэлементов И, синхронизатор и двегруппы и блоков памяти (пъ 2),при.чем информационный вход входногозапоминающего блока является входомустройства, вход чтения-записи входного запоминающего блока соединенс первым выходом первой группы выходов синхронизатора, адресный входвходного запоминающего блока соединен с информационным выходом счетчика блока анализа команд, информационный вход которого соединен с инФормационным входом регистра блока анализа команд и с первым выходомвходного запоминающего блока, второйвыход которого соединен с информационным входом первого регистра Формирователя адреса записи и третьего счетчика Формирователя адреса записи и с информационными входамистарших разрядов первого и второгосчетчиков формирователя адреса записи, третий выход входного запоминающего блока соединен с информационным входом регистра устройства, счетный вход делителя частоты импульсов соединен с вторым выходом первой1 руппы выходов синхронизатора, первый и второй выходы дешифратора блока анализа команд соединены соответственно с входом записи-чтения регистра устройства и с входами записи первого регистра формирователяадреса и первого, второго и третьегосчетчиков Формирователя адреса .записи, тактовый вход делителя частотыимпульсов формирователя адреса записи соединен с третьим выходом первойгруппы выходов синхронизатора,счетный вход счетчика блока анализа команд соединен с входом записи регистра блока анализа команд и с выходом элемента И блока анализа команд, первый и второй выходы которого соединены соответственно с выходом делителя частоты импульсов блока анализа команд и с третьим выходом дешифратора блока анализа команд, вход которого соединен с выходом регистра блока анализа команд, информацион ные выходы второго и третьего счетчи 1115043 16Пусть, например, о =2 и накопитель 20 работает с выходным устройством. Тогда первый блок накопителя (т.е. блок 231) содержит слова с нечетными номерами для всех 1 П эон а второй блок накопителя (блок 23) содержит слова с четными номерами всех е зон. Сигналы на входы накопителя 20 подаются таким образом, что в тот момент, когда из блока 23 считывается слово с номером (21+1), в блок 23 записываются40 данные стирания на место считанногоФранее слова с номером 2 д (в этом случае исполнительные адреса в блоках .23, и 23 отличаются на единицу).Затем из блока 23 считывается45 слово с номером 2+1, а в блок 23 записываются данные стирания на место слова с номером 2+1 (в этом случае исполнительные адреса в блоках 23 и 232 совпадают. Таким образом, блоки 23и 23 поочередно "меняются ролями". Дальнейшее описание работы устройства проведем для случая и= 2.Рассмотрим совместную работу блоков 2 и 3 по формированию адресов записи.Делитель 30 блока 2, получая сигналы с второго выхода первой груп 50 блока 1 записываются в соответствую"щие разряды регистра 7. Данные записи (второй выход, регистра 7) и данные стирания (первый выход регистра7) под управлением блока 14 подаютсячерез коммутаторы 12 и 15, к входамнакопителей 19 и 20.Формирователь 16, представляющийсобой комбинационную схему, вырабатывает условия записи регенерируемой 10блоком 3 информации с учетом следующих условий адреса записи (второйвход), поступающего из блока 3,особенностей отрезка времени (например, четный/нечетный полукадр, 15третий вход 7), поступающих изсинхронизатора 21, и номераотрезка 1 1 (первый вход), поступающего из блока 14.С целью обеспечения одновременности (в отрезок времени) процессовсчитывания выходной информации изнакопителя и записи в этот же накопитель данных стирания, соответствующих отрезку времени 1 1,накопители 2519 и 20 организованы с расслоениемна О блоков,пы выходов синхронизатора 21, Формирует метки времени, по которымсчетчик 28 команд с периодом Т/ч обращается в блок 1 эа очередной командой "сжатого" описания элементов выходной информации. Данные изблока 1 поступают в регистр 31 идалее на дешифратор 32.. Дешифратор 32 по коду операции,содержащемуся в команде, формируетуправляющие сигналы, которые стробируют запись очередной команды всоответствующие регистры формирователя 3 или в соответствующие разрядырегистра 7,Если очередное слово, считанноеиз блока 1 в блок 2, является командой построения (например, командойпостроения вектора), то дешифратор32 формирует строб для записи этогослова в регистр 33 угла или в одиниэ счетчиков 39-41. Если же слово,считанное иэ блока 1, являетсяданными для стирания или для записи, то оно записывается в регистр 7,Рассмотрим процесс формирования адресов записи блоком 3. После записи "сжатого" описания изображенияделитель 43 дает команду на записьсинуса и косинуса угла, код которого хранится в регистре 33, в регистры 34 и 35, Затем начинаетсяпроцесс ФормирОвания адресов Накапливающие сумматоры Зб и 37,суммируя значение синусов и косинусов,формируют дробную часть адреса.Каждый переход через единицу дробной части адреса на выходе сумматора Зб и 37 дает команду на единичное прирашение соответственно длясчетчиков 39 и 40. Каждое суммирование синусов и косинусов даеткоманду на вычитание для счетчика41 длины. Процесс формирования адресов точек, описывающих очереднойэлемент иэображения, продолжаетсядо тех пор, пока не спишется (станет равным нулю) код длины в,счетчике 4 1. Математический адресзаписи, сформированный блоком 3,поступает в блоки 6 и 8 и идентичные Формирователи 5 и 9 исполнительного адреса.Блоки 6 и 8 и Формирователи 5 и 9 осуществляют "привязку" математических адресов записи выходной информации, формулируемых блоком 3, к адресам накопителей 19 и 20. Млад1 О Счетчик 4 содержит вспомогательный (мпадший) разряд и получает отсинхронизатора 21 частоту счета,вдвое большую, чем частота выдачиинформации в периферийное оборудование. Вспомогательный разряд невходит в исполнительный адрес чте 1.ния. Этот разряд поступает на управ Оляющие входы коммутаторов 52 и 55, ко.торце пропускают импульс от синхронизатора. на вход записи регистра 57(если разряд равен "0") или навход записи регистра 56 (если разряд равен "1"),Рассмотрим работу блока 14. Блок14 выбирает накопитель 19 или 20 шие разряды математического адреса поступают в узел 8, старшие разряды - в блоки 5, 6 и 9, причем в формирователи 5 и 9 поступают разряды математического адреса, соответствующие номеру ячейки в блоке накопителя.Формирователь 5, представленный на фиг. 6, работает следующим образом.Когда накопитель 19 работает в режиме записи, адрес из блока 3 через коммутаторы 53 и 54 под управлением блока 14 записывается в регистры 57 и 56 и затем поступает 15 в блоки накопителя . При этом коммутаторы 52 и 55 пропускают импульсы от синхронизатора 2 1 на входы записи регистров 57 и 56 одновременно. Регистр 57 подключен к блоку 20 24, а регистр 56 - к блоку 24,. Выбор блока накопителя (24 или 24) выполняется узлом 6, дешифрирующим старшие разряды записи.Вы бор битов в ячейке выполняется 25 узлом 8, дешифрирующем младшие разряды адреса. Таким образом, математический адрес, сформулированный блоком 3, преобразуется в исполнительный адрес записи для накопителя. ЗО Одновременно со считыванием информации иэ накопителя в выходное устройство необходимо обеспечить ; запись данных стирания, которые хранятся в регистре 7, в блоки накопителя, работающего с выходным устройством. Допустим, что с выходным устройством в текущий момент времени 1 работает накопитель 19,тогда обращение к блокам 24и 24осуществляется в соответствии с таблицей. для считывания в ПО. Тогда другой на копитель переводится в режим записи от блока 3. Частота порций из синхронизатора 21 подается на счетный вход счетчика 44, который сбрасыва ется в исходное состояние началом периода Т. Дешифратор 45 выделяет номер отрезка и записывает его в регистр 46. Таким образом, на выходе регистра 46 всегда есть указание о том, какой отрезок времени ь имеет место в данный момент. Память 47 прошита так, что на ее выходе сигналы имеют следующую связь с отрезками времени 1, .На отрезках времени .п сигнал, подключенный к формирователю 5 и коммутаторам 11-13, переводит все укаэанные узлы в режим записи данных в накопитель 20 иэ блока 3, а сигнал, подключенный к формирователю 9 и коммутато- рам 15, 17 и 18, переводит указанные узлы в режим считывания информации из накопителя 19 в выходное устройство.На отрезках времени 1,сигнал на выходе блока 14 переводит коммутаторы 11-13 и формирователь 5 в режим считывания информации из накопителя 20, а коммутаторы 15, 17 и 18 формирователь 9 - в режим записи данных в накопитель 19. Кроме того, номер отрезкапоступает в формирователь 16 на схему 48 сравнения. Схема 48 сравнивает с адресом записи, поступающим из блока 3. Если адрес записи выходит за пределы, соответствующие отрезку . , то на вентиль 50 через схемы ИЛИ 49 поступает сигнал, которьп блокирует строб записи в накопитель. Кроме того, на схему 49 поступает сигнал со схемы 48 сравнения, которая сравнивает адрес с константами, ограничивающими зону за. писи (например, выход,ма. пределы телевизионного экрана ПО).Таким образом, формирователь 16 формирует синхроимпульсы записи в накопитель и, кроме того, управляет работой блока 3 в моменты записи (приостанавливает процесс вычисления), Формирователи 5 и 9 обрабаты".вают старшие разряды адреса записи и позволяют адресоваться к накопи" телю с точностью до ячейки. Следующие, более младшие по весу, разряды адреса записи поступают на коммута20 Лдрес,фблоком Лд Считы- Стираванне ние Режим рка 24 Считывание вание ес в реги56 0 а- Считы- вание ирае итывани спомогательныйазряд адресатения ее Фаеютеееаааааеее е.19 11 тор 11 после дешифрации в блоке б. Эти разряды позволяют выбирать блоки накопителя . Если блоеков два, то для этой цели используется один разряд., Самые младшие разряды используются для битовой адресации к ячейке накопителя при записи. Эти разряды дешифруются узлом 8 и подаются в коммутаторы 12 и 15. Оба коммутатора устроены аналогично, поэтому рассмотрим структуру коммутатора 12 (фиг.7). В состав последнего входят коммутатор 58 бит, коммутатор 59 синхроимпульсов и коммутатор 60 данных. Коммутатор 58 предназначен для управления битовой записью в блоки накопителя. В режиме записи информация с первого входа коммутатора 12 передается на его выход и разрешает обращение к тем кристаллам блока накопителя, которые казаны в адресе записи. В режиме чтения на выход коммутатора 58 подается константа, разрешающая обращение ко всем кристаллам накопителя.Коммутатор 59 коммутирует синхроимпульсы для накопителя.Причем в режиме считывания данных в накопитель проходят синхроимпульсы с второго входа коммутатора 12, а в режиме записи - с третьего входа ты бло- Считы- Сти Режим работы Не об- Считы блока 24 ращаем- ванне коммутатора 12. Коммутатор 60 подключает на информационные входынакопителя либо данные записи, либоданные стирания при считывании, 5 Блок 10 представлеч на фиг. 8.Дешифратор выбора блока 61 в соответствии с таблицей (для о =2)выбирает (позволяет обращение)оба блока 24 и 24всегда за 0 исключением начала считывания порции, когда к блоку 24обращатьсяне нужно. Для блокирования обращения к блоку 24дешифратор 62 выделяет состояние, когда адрес считы ванин и вспомогательный разрядравны "О". Дешифратор 61 видаработы при О = 2 пропускает на вы-ход прямое и инверсное значениевспомогательного разряда в сост ветствии с таблицейЕсли ПО представляет собой дисплей,то зона и слово - это прямой кодовый эквивалент соответственно телестроки и знакоместа; номер слова -адрес Х, номер зоны - адрес У.Таким образом, в предлагаемомустройстве исключается необходимостьпредварительной сортировки вводимойдинамически изменяющейся информации, 30 поэтому онообладает большим быстродействием по сравнению с известным.1115043 иг. 7 Фиг,8Составитель Ю. ЛанцовТехрЕд И.Гергель Корректор Г, Решетни едактор В. Данко Тираж 698 Подписно ВНИИПИ Государственного комитета ССС по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., каз б 771/3 д. 4/5 иал ППП "Патент", г, Ужгород, ул. Проектная, 111504 3ков формирователя адреса записи соединены соответственно с первыми и вторыми входами первого и второго дешифраторов устройства, выход первого регистра формирователя адреса записи соединен с адресным входом постоянной памяти формирователя адреса зациси, выход которой соединен с информационными входами второго и третьего регистров формирователя адреса записи, выходы которых соединены соответственно с информационным входом первого накапливающего сумматора и с информационным входом второго накапливающего сумматора, входы синхронизации которых соединены со счетными входами первого, второго и третьего счетчиков формирователя адреса записи и с первым выходом делителя частоты импульсов формирователя адреса записи, второй выход которого соединен с входом разрешения чтения постоянной памяти формирователя адреса записи,и с входами записи второго и третьего регистров формирователя адреса записи, выходы первого и второго накапливающих сумматоров соединены соответственно с информационными входами младших разрядов первого и второго счетчиков Формирователя адреса записи, выход переполнения третьего счетчика Формирователя адреса записи соединен с первым входом элемента ИЛИ формирователя адреса записи, выход которого соединен с входом блокировки работы делителя частоты импульсов формирователя адреса записи, четвертый выход первой группы выходов синхронизатора устройстваФьсоединен со счетным входом счетчика устройства, первый, второй, третий и четвертый информационные входы первого и второго коммутаторов соединены соответственно с выходом второго дешифратора устройства, с пятым выходом первой группы выходов,синхронизатора устройства, с первым выходом регистра устройства и с вторым выходом регистра устройства, группы управляющих входов первого и второго коммутаторов соединены с группой выходов постоянной памяти блока выбора памяти, выходы первого и второго коммутаторов соединены соответст,венно с информационными входами блоков памяти первой и второй групп, шестой и седьмой выходы первой группы выходов синхронизатораустройства соединены соответственносо счетным входом счетчика блокавыбора памяти и с управляющим входомтретьего коммутатора, первый и второй информационные входы которогосоединены соответственно с выходамиблоков памяти первой и второй групп,группа информационных выходов счетчика блока выбора памяти соединенас группой входов дешнфратора блокавыбора памяти, группа выходов которого соединена через регистр блокавыбора памяти с группой адресныхвходов постоянной памяти блока выбора памяти, выход третьего коммутатора соединен с информационнымвходом четвертого коммутатора, группа управляющих входов которого сое-динена с второй группой выходовсинхронизатора устройства, выходчетвертого коммутатора являетсявыходом устройства, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, оно дополнительно содержит пятый шестой, седьмойи восьмой коммутаторы, два формирователя исполнительного адреса, каждыйиз которых содержит четыре коммутатора и два регистра, формирователь режимов работы, содержащий два дешифратора, формирователь условий записи,содержащий схему сравнения, дешифратор, элемент ИЛИ и элемент И, причем группа информационных выходовсчетчика устройства соединена с первыми группами информационных входовпервого, второго и третьего коммутаторов каждого формирователя исполнительного адреса и с группами входовпервого и второго дешифраторовформирователя режимов работы, первыйвход второй группы информационных входов первого коммутатора каждого формирователя исполнительного адреса соединен с первым входом первой группыинформационных входов четвертогокоммутатора каждого Формирователя исполнительного адреса, с информационным выходом первого счетчика Формирователя адреса записи, с первымвходом первой группы информационныхвходов схемы сравнения и с первымвходом дешифратора формирователя условий записи, второй вход второйгруппы информационных входов первото коммутатора каждого формирователя исполнительного адреса соеди.нен с вторым входом первой группы11 информационных нходон четвертого коммутатора кажцого формирователя исполнительного адреса, с информационным выходом нторого счетчика формирователя адреса записи, с вторым входом первой группы информационных входов схемы сравнения и с вторым входом дешифратора формирователя условий записи, восьмой выход первой группы выходов синхронизатора устройства соединен с управляющими входами первого, второго, третьего и четвертого коммутаторов каждого формирователя исполнительного адреса, вторые группы информационных входов второго и третьего коммутаторов каждого формирователя исполнительного адреса соединены с группой выходов постоянной памяти блока выбора памяти, с первыми группами информационных входов пятого, шестого, седьмого и восьмого коммутаторов и с второй группой информационных входов схемы сравнения, выход которой соединен с первым входом элемента ИЛИ Формирователя условий записи, второй вход которого соединен с выходом дешифратора формирователя условий записи, выход элемента ИЛИ Формирователя условий соединен с первым входом элемента И формирователя условий записи и с вторым входом элемента ИЛИ формирователя адреса записи, второй вход элемента И Формирователя ,условий записи соединен с девятым выходом первой группы выходов синхронизатора устройства, выход элемента И формирователя условий записи соединен с пятыми информационными входами первого и второго коммутаторов, выходы второго и третьего коммутаторов каждого формирователя исполнительного адреса соединены1504 3соответстненно с входами записи первого и второго регистров каждого формирователя исполнительного адреса, выходы первого и четвертого коммутаторов каждого формирователя исполнительного адреса соединены соответственно с информационными входами первого и второго регистров каждого Формирователя исполнительного адреса, выход первого регистра каждого формирователя исполнительного адреса соединен с вторым информационным входом четвертого коммутатора каждого формирователя исполнительного адреса, выход первого дешифратора устройства соединен с первыми управляющими входами пятого и седьмого коммутаторов, выход первого дешифратора формирователя режимов работы соединен.с вторыми управляющими входами пятого и седьмого коммутаторов, 1 -е выходы (= 1,2, ,О) пятого и седьмого коммутаторов соединены соответственно с входами синхронизации 1 -го блока памяти первой и второй групп, выход второго дешифратора формирователя режимов работы соединен с управляющими входами шестого и восьмого коммутаторов, выходы которых сое динены соответственно с входами чте. ния, записи блоков памяти первой ивторой групп, выходы первого и второго регистров первого формирователя исполнительного адреса соединены соответственно с адресными входами младших и старших разрядов блоков гамяти первой группы, выходы первого и второго регистров второго формирователя исполнительного адреса соединены соответственно с адресными входами младших и старших разрядов блоков памяти второй группы.Изобретение относится к электронным дискретным устройствам автоматики, телемеханики и вычислительнойФтехники и предназначено для ввода, обработки и вывода динамически изме няющейСя информации. Известно устройство для ввода и вывода динамически изменяющейся информации, содержащее источник информации,соединенный со спецвычислите- . лем и процессором, который связан с синхронизатором и через схему управ 1115043 4ления соединен с выходным накопителем 11.Недостатком устройства является наличие в аппаратуре выходного накопителя, емкость которого (в битах) определяется максимальной информативностью периферийного оборудования, что увеличивает затраты оборудования, стоимость, энергопотребление и снижает надежность иэделия. Наиболее близким по технической сущности к изобретению является устройство, содержащее входной запоминающий блок, блок анализа команд, содержащий счетчик, регистр, делитель частоты импульсов, блок дешифраторов и элемент И, счетчик, формирователь адреса записи, содержащий три регистра, делитель частоты импульсов, два накапливающих сумматора, постоянную память, три счетчика и элемент ИЛИ, два дешифратора, регистрчетыре коммутатора, блок выбора памяти, содержащий счетчик, дешифратор, регистр и постоянную память, синхронизатор и две группы и блоков памяти (й Ъ 2), причем информационный вход входного запоминающего блока является входом устройства,30 вход чтения-записи запоминающего блока соединен с первым выходом первой группы выходов синхронизатора, адресный вход входного запоминающего блока - с информационным выходом счетчика блока анализа команд, информа- З 5 ционный вход которого соединен с информационным входом регистра блока анализа команд и с первым выходом входного запоминающего блока, второй выход которого соединен с информацион 4 О ным входом первого регистра формирователя адреса записи и третьего счетчика Формирователя адреса и с информационными входами старших разрядов первого и второго счетчиков Формиро вателя адреса записи, третий выход входного запоминающего блока - с инФормационным входом регистра устройства, счетный вход делителя частоты импульсов " с вторым выходом первойгруппы выходов синхронизатора, первый и второй выходы дешифратора блока анализа команд - соответственно с входом записи-чтения регистра устройства и с входами записи первого 55 регистра формирователя адреса записи и первого, второго и третьего счетчиков формирователя адреса записи, тактовый вход делителя частоты импульсов формирователя адреса записи - с третьим выходом первой группы выходов синхронизатора, счетный вход счетчика блока анализа команд - с входом записи регистра блока анализа команд и с выходом элемента И блока анализа команд, первый и второй входы которого соединены соответственно с выходом.делителя частоты импульсов блока анализа команд и с третьим выходом дешифратора блока анализа команд, вход которого соединен с выходом регистра блока анализа команд, информационные выходы второго и третьего счетчиков формирователя адреса записи - соответственно с первыми ивторыми входами первого и второго дешифраторов устройства, выход первого регистра Формирователя адреса записи соединен с.адресным входом постоянной. памяти формирователя адреса записи, выход которой соединен с информационными входами второго и третьего регистров формирователя адреса записи, выходы которых сое-, динены соответственно с информационным входом первого накапливающего сумматора и с информационным входом второго накапливающего сумматора, входы синхронизации которых соединены со счетными входами первого, второго и третьего счетчиков формирователя адреса записи и с первым выходом делителя частоты импульсов Формирователя адреса записи, второй выход которого соединен с входом разрешения чтения постоянной памяти формирователя адреса записи и с входами залиси второго и третьего регистров Формирователя адреса записи, выходы первого и второго накапливающих сумматоров - соответственно с информационными входамимладших разрядов первого и второго счетчиков формирователя адреса записи, выход переполнения третьего счетчика формирователя адреса записи соединен с первым входом элемента ИЛИ Формирователя адреса записи, выход которого соединен с входом блокировки работы делителя частоты импульсов Формирователя адреса записи, четвертый выход первой группы выходов синхронизатора устройства - со счетным входом счетчика устройства, первый, второй, третий и четвертый информационные входы первого и второго коммутаторов - соответственно с выходом. второго дешифратора устройства, с пятым выходом первой группы выходов синхронизатора устройства, с первым выходом регистра устройства и с вторым выходом регистра устройства, группы управляющих входов первого и второго коммутаторов соединены с группой выходов постоянной памяти 10 блока выбора памяти, выходы первого и второго коммутаторов соединены соответственно с информационными входами блоков памяти первой и второй групп, шестой и седьмой выходы пер вой группы выходов синхронизатора устройства соединены соответственно со счетным входом счетчика блока выбора памяти и с управляющим входом третьего коммутатора, первый и вто рой информационные входы которого соединены соответственно с выходами блоков памяти первой и второй групп, группа информационных выходов счетчика блока выбора памяти - с груп пой входов дещифратора блока выбора памяти, группа выходов которого соединена через регистр блока выбора памяти с группой адресных входов постоянной памяти блока выбора памя- ЗО ти, выход третьего коммутатора с информационным входом четвертого коммутатора, группа управляющих входов которого соединена с второй группой выходов синхронизатора устройства, выход четвертого коммутатора является выходом устройства 23Структура известного устройства позволяет снизить объем выходного накопителя эа счет разбиения последнего на четыре зоны, управляемые независимо. При этом если содержимое первой зоны выходного накопителя считывается синхронно с работой периферийного оборудования, то в три других зоны записывается та информация, которая должна будет считываться по окончании работы с первой зоной.50Такая организация выходного накопителя приводит к необходимости предварительной сортировки статической информации и к необходимости решения программно-аппаратными средствами в реальном масштабе времени задачи "привязки" к зонам выходного накопителя динамически изменяю щейся информации. Это влечет за собой дополнительные затраты времени на предварительную сортировку информации.Целью изобретения является повышение быстродействия устройства за счет разгрузки программных средств и канала обмена с внешними вычислительными средствами.Поставленная цель достигается тем, что в устройство для ввода и вывода динамически изменяющейся информации, содержащее входной запоминающий блок, блок анализа команд, содержащий, счетчик, регистр, делитель частоты импульсов, блок дешифраторов и элемент И, счетчик, формирователь адреса записи, содержащий три регистра, делитель частоты импульсов, два накапливающих сумматора, постоянную память, три счетчика и элемент ИЛИ, два дешифратора, регистр, четыре коммутатора, блок выбора памяти, содержащий счетчик, дешифратор, регистр и постоянную память, синхронизатор и две группы И блоков памяти (ОЪ 2), причем информационный вход входного запоминающего блока является входом устройства, вход чтения-записи входного запоминающего блока соединен с первым выходом первой группы выходов синхронизатора, адресный вход входного запоминающего блока - с информационным выходом счетчика блока анализа команд, информационный вход которого соединен с информационным входом регистра блока анализа команд и с первым выходом входного запоминающего блока, второй выход которого соединен с информационным входом первого регистра формирователя адреса записи и третьего счетчика формирователя адреса записи и с информационными входами старших разрядов первого и второго счетчиков формирователя адреса записи, третий выход входного запоминающего блока - с информационным входом регистра устройства, счетный вход делителя частоты импульсов - с вторым выходом первой группы выходов синхронизатора, первый и второй выходы дешифратора блока анализа команд " соответственно с входом записи-чтения регистра устройства и с входами записи первого регистра формирователя адреса и первого, второго и111 ОИ7третьего счетчиков формирователя адре.са записи, тактовый вход делителячастоты импульсов формирователя адреса записи - с третьим выходом первой группы выходов синхронизатора,счетный вход счетчика блока анализакоманд - с входом записи регистраблока анализа команд и с выходомэлемента И блока анализа команд,первый и второй выходы которого соеди 10нены соответственно с выходом делителя частоты имйульсов блока анализа команд и с третьим выходомдешифратора блока анализа команд,вход которого соединен с выходом 15регистра блока анализа команд, информационные выходы второго и третьего счетчиков Формирователя адресазаписи соединены соответственно с первыми и вторыми входами первого и 20второго дешифраторов устройства,выход первого регистра формирователяадреса записи соединен с адреснымвходом постоянной памяти формирователя адреса записи, выход которой соединен с. информационными входамивторого и третьего регистров Формирователя адреса записи, выходы которыхсоединены соответственно с информационным входом первого накапливающего З 0сумматора и с информационным входомвторого накапливающего сумматора,входы синхронизации которых соединенысо счетными входами первого, второгои третьего счетчиков формирователяадреса записи и с первым выходом делителя частоты импульсов формирователя адреса записи, второй выход которого соединен с входом разрешениячтения постоянной памяти Формировате" 10ля адреса записи второго и третьегорегистров Формирователя адреса записи, выходы первого и второго накапливающих сумматоров - соответственно с информационными входамимладших разрядов первого и второго 1счетчиков формирователя адреса за"писи, выход переполнения третьегосчетчика формирователя адреса записи - с первым входом элемента ИЛИ,формирователя адреса записи, выходкоторого соединен с входом блокировки работы делителя частоты импульсов формирователя адреса записи,четвертый выход первой группы выходов синхронизатора устройства - сосчетным входом счетчика устройства,первьй, второй, третий и четвертыйинформационные входы первого и второго коммутаторов соединены соответственно с входом второго дешифратора устройства, с пятым выходомпервой группы выходов синхронизатора устройства, с первым выходомрегистра устройства и с вторым выходом регистра устройства, группы управляющих входов первого и второгокоммутаторов соединены с группойвыходов постоянной памяти блока выбора памяти, выходы первого и второго коммутаторов - соответственно синформационными входами блоков памяти первой и второй групп, шестойи седьмой выходы первой группы выходов синхронизатора устройства - соответственно со счетным входомсчетчика блока выбора памяти и с управляющим входом третьего коммутатора, первый и второй информационные входы которого соединены соответственно с выходами блоков памятипервой и второй групп, группа информационных выходов счетчика блокавыбора памяти в ,с группой входовдешифратора блока выбора памяти,группа выходов которого соединеначерез регистр блока выбора памяти сгруппой адресных входов постояннойпамяти блока выбора памяти, выходтретьего коммутатора - с информационным входом четвертого коммутатора,группа управляющих входов которогосоединена со второй группой выходов синхронизатора устройства, выходчетвертого коммутатора является выходом устройства, введены пятыйшестой, седьмой и восьмой коммутаторы, два формирователя исполнительного адреса, каждый из которых содержит четыре коммутатора и дварегистра, Формирователь режимов работы, содержащий два дешифратора,формирователь условий записи, содержащий схему сравнения, дешифратор,элемент ИЛИ и элемент И, причемгруппа информационных выходов счет"чика устройства соединена с первымигруппами информационных входов первого, второго и третьего коммутаторов каждого Формирователя исполнительного адреса и с группами входов первого и второго дешифраторов Формирователя режимов работы, первый вход второй группыинформационных входов первого коммутатора каждого формирователя исполнительного адреса - с первь 1 м входомпервой групйы информационных входов10 15 20 25 30 35 40 45 50 четвертого коммутатора каждогоформирователя исполнительного адреса, с информационным выходом первогосчетчика формирователя адреса записи, с первым входом первой группыинформационных входов схемы сравнения и с первым входом дешифратораформирователя условий записи, второйвход второй группы информационныхвходов первого коммутатора каждогоформирователя исполнительного адреса - с вторым входом первой группыинформационных входов четвертогокоммутатора каждого формирователяисполнительного адреса, с информационным выходом второго счетчикаформирователя адреса записи, с вторым входом дешифратора формирователяусловий записи, восьмой выход первой группы выходов синхронизатораустройства - с управляющими входамипервого, второго, третьего и четвертого коммутаторов каждого формирователя,исполнительного адреса,вто.рые группы информационных входоввторого и третьего коммутаторовкаждого формирователя исполнительного адреса - с группой выходовпостоянной памяти блока выборапамяти, с первыми группами информационных входов пятого, шестого,седьмого и восьмого коммутаторови с второй группой информационныхвходов схемы сравнения, выход которой соединен с первым входом элемента ИЛИ формирователя условийзаписи, второй вход которого соединен с входом дешифратора формирователя условий записи, выход элемента ИЛИ формирователя условий - спервым входом элемента И формирователя условий записи и с вторымвходом элемента ИЛИ формирователяадреса записи, второй вход элемента И формирователя условий записи -с девятым выходом первой группывыходов синхронизатора устройства,выход элемента И формирователя условий записи - с пятыми информационными входами первого и второгокоммутаторов, выходы второго и третьего коммутаторов каждого формирователя исполнительного адреса соеди. нены соответственно с входами записи первого и второго регистровкаждого формирователя исполнительного адреса, выходы первого и четвертого коммутаторов каждого формирователя исполнительного адреса соответственно с информационными входами первого и второго регистров каждого формирователя исполни- тельного адреса, выход первого регистра каждого формирователя исполнительного адреса - с вторым информационным входом четвертого коммутатора формирователя исполнительного адреса, выход первого дешифратора устройства - с первыми управляющими входами пятого и седьмого коммутаторов, выходы первого дешифратора формирователя режимов работы соединены с вторыми управляющими входами пятОго и седьмого коммутаторов, 1 -е выходы ( 11,20) пятого и седьмого коммутаторов в . соответственно с входами синхронизации 1-го блока памяти первой и второй групп, выход второго дешифратора формирователя режимов работы - с управляющими входами шестого и восьмого коммутаторов, выходы которых соединены соответственно с входами чтения, записи блоков памяти первой и второй групп, выходы перного и второго регистров первого формирователя исполнительного адреса соответственно с адресными входами младших и старших разрядов блоков памяти первой группы, выходы первого и второго регистров второго формирователя исполнительного адреса соответственно с адресными входами младших и старших разрядов блоков памяти второй группы. На фиг.1 представлена функциональная схема устройства; на фиг.2 - функциональная схема блока анализа команд; на фиг. 3 - функциональная схема формирователя адреса записи; на фиг. 4 - функциональная схема блока выбора памяти, на фиг, 5 функциональная схема формирователя условий записи, на фиг. 6 - функциональная схема формирователя исполнительного адреса, на фиг, 7 функциональная схема коммутаторами на фиг. 8 - функциональная схема формирователя режимов работы. Устройство содержит (фиг.1) входной запоминающий блок 1, блок 2, анализа команд, формирователь 3 адреса записи, счетчик 4, первый формирователь 5 исполнительного адреса, первый дешифратор 6, регистр 7,вто111504 30 Выходная информация разделена на порции, имеющие определенный смысл для периферийного оборудования (ПО), которое подключено к выходу предлагаемого устройства.Порция, например, может содержать прямой кодовый эквивалент (бит в памярой дешифратор 8, второй формирователь 9 исполнительного адреса,формирователь 10 режимов работы, пятый11, первый 12 и шестой 13 коммутаторы, блок 14 выбора памяти, 5второй коммутатор 15, формирователь 16 условий записи, седьмой. 17 и восьмой 18 коммутаторы, пер вый 19 и второй 20 накопители,синхронизатор 21, третий коммутатор 1 О22, первую группу блоков 23 -23 ппамяти, вторую группу блоков24, -24 п, четветрый коммутатор 25,вход 26, выход 27.Блок анализа команд (фиг.2) содержит счетчик 28, элемент И 29,делитель 30 частоты импульсов,регистр 31 и блок 32 дешифраторов.Формирователь адреса записи(фиг,3) содержит регистры 33-35, 20накапливающие сумматоры 36 и 37,постоянную память 38, счетчики 39-4 1,элемент ИЛИ 42 и делитель 43 частоты импульсовБлок выбора памяти (фиг.4) содержит счетчик 44, дешифратор 45,регистр 46 и постоянную память 47.Формирователь условий записи(Фиг.8) содержит дешифраторы 61и 62.Устройство работает следующим образом.Синхронизатор 21 вырабатываетметки времени, которые поступаютво все блоки. Внешние вычислительные средства записывают в блок 1сжатое описание элементов выходной информации (т,е. информация,которая должна выдаваться на вход27 устройства), а также данные для:стирания (очищения) накопителей 19и 20. 3 12ти - точка иэображения) одной теле- строки. Работу рассмотрим для случая, когда выходная информация выдается в ПО циклически (регенеративно) с некоторым периодом Т (например., Т = 40 мс). При этом время Т делится на Ч равных отрезков 1 :11= 1 ", = Е= 1 ч Т ( Ч - чети/ное), Отрезок времени 1соответствует-му такту работы ПО. В течение каждого отрезка 1; в ПО выдается в порций выходной информации, обеспечивающих работу ПО в 1 -м такте. Всего эа период Т на выход поступает я ч различных порций выходной информации. Величины пи ч зависят от быстродействия блоков 2 и 3 и требований, предъявляемых периферийным оборудованием (например,= 4 Е = 128,= 8, Ф = 64).Объем каждого накопителя (19 или 20) разделен на зоны. Каждая эо на содержит одну порцию выходной информации.Стирание (очищение) накопителей 19 и 20 заключается в том, что накопители приводятся в требуемое исходное состояние. При этом в ячейке накопителей 19 и 20 записывается некоторая (наперед заданная внешними вычислительными средствами) исходная информация: данные стиранияВ частном случае данные стирания - зто все нули, или все единицы. В общем случае данные стирания носят более сложный характер и неодинаковы для разных порций выходной информации.Выходная информация, выдаваемая в ПО из накопителей 19 и 20, состоит из данных стирания, на которые (как на фон) наложены данные записи. Данные записи записываются в накопители 19 и 20 по адресам, Формулируемым формирователем 3, и являются "развернутым" представлением элементов, "сжатое" описание которых записано в блок 1 внешними вычислительными средствамиОбработка блоками 2 и 3 "сжатого" описания элементов выходной информации заключается в получении "развернутого" представления этих элементов в соответствии с алгоритмами, учитывающими специфику ПО, Например, при отображении динамической графической информации элементами выходной информации являются векторы, дуги, символы и т,д, "Сжатое" описание вектора представ1 О ляет собой координаты начальнойточки, угол наклона и длину, "Развернутое" представление вектораэто последовательность аДресов (вь 1 ход формирователя 3) точек этого 5вектора с одновременным указаниемданных записи - кода цвета точек(черный, белый, серый, красный,синий и т.д.). При этом, естественно, код цвета должен отличатьсяот соответствующих данных стирания(если данные стирания - все нули,то код цвета - единица). Для получения "развернутого" представленияэлементов формирователь 3 содержит 15ПЗУ (например, ПЗУ синусов, ПЗУ символов и т.д.), счетчики, регистры,сумматоры, узлы управления.Можносказать что сжатое описаниемикропрограмма, реализуемая блока Оми 2 и 3.В течение отрезка времени( 1 =1,3,5,Ч) одновременно осуществляются следующие процессы: зонынакопителя 19 выдаются на выход (через коммутаторы 22 и 25), что обеспечивает 4 -й такт работы ПО, какопитель 19 очищается (стирается) восвободившиеся после считыванияячейки записываются данные стира- ЗОния, соответствующие порциям выходной информации для отрезка времени; в накопитель 20 (очищенныйнужным образом в момент времени1; -1) записываются через коммутатор12 по адресам формирователя 5 подготовленные формирователем 3 данныезаписи ( развернутое представлениеэлементов), соответствующие отрезкувремени 140В следующий отрезок времени+4 ( +1=2,4,6Ч) накопители 19и 20 "меняются ролями", и одновременно осуществляются следующие процессы:Ю зон накопителя 20 выдаются на выход, обеспечивая (1+1)-й такт работыПО; в накопитель 20 записываются данные стирания, соответствующие отрезкувремени С , в накопитель 19 (очищенный соответствующим образом в течение отрезка времени 1 1) поступаютданные записи, соответствующие отрезку времени 1 +(индекс в выражении 1вычисляется по модулю 1Фнапример если 1= Что +1 =Ч 1+ф5+2 = Ч+1).ФБлоки 2 и 3 в течение каждого от"резка времени (т,е, с периодом Т/Ч обеспечивает обработку (или, по крайней мере, просмотр) всего массива "сжатых" описаний, хранящихся в бло- ке 1. Однако в накопитель (20, если1,3,5,7, или 19, если 1 = 2,4,6, . 8) поступают только данные записи, соответствующие отрезку 4. ,4, Это обеспечивается совместной работой блоков 14, 16 и 21. Синхронизатор 21 вырабатывает метки времени, по которым блоки 14 и 16 с помощью счетчиков, схем сравнения и дешифраторов, входящих в их состав, определяют, какой отрезок времени имеет место. Блок 14 определяет ( = 1,3,5 или= 2,4,6 и тем самым выбирает, какой из накопителей 19 и 20 рабоТает с формирователем 3 (на запись), а какой - с выходным коммутатором 22 (на считывание). При 1 = 2,4К на запись работает накопитель 19,при .1 = 1,3,5,Чна запись работает накопитель 20. Соответствую-щие сигналы посыпаются блоком 14 в формирователи 5 и 9 и в блоки 11-13,15-18.Формирователь 16 учитыва. ет особенности данного отрезка времени и окончательно решает, необходимо ли записывать в накопитель данные записи по адресу, полученному формирователем 3 в текущий момент времени. Например, при отображении динамической информации с черезстрочной разверткой при Ч = 4, 1 т = 128 отрезки времени 14 и 1соответственно верхняя и нижняя половина иэображения четного полукадра, отрезки С и 4 - соответственно верхняя и нижняя половина иэображения нечетного полукадра. Адрес данных записи под управлением блока 14 подключается через формирователи 5 и 9 к входам накопителей 19 и 20.Счетчик 4, связанный с выходом синхронизатора 21, в темпе, учитывающем особенности ПО, формирует адреса чтения информации, хранимой в накопителях 19 и 20. Адрес чтения (адрес выходной информации) состоит из двух независимых составляющих: номера зоны накопителя и номера слова в зоне. Подключение адресов чтения к входам накопителей 19 и 20 осуществляется соответственно через формирователи 5 и 9 под управлением блока 14 .По сигналам с выхода блока 2 данные стирания и данные записи из