Устройство микропроцессорной связи

(19) (И 6 Г 13/ РСТВЕННЫЙ КОМИТЕТ СССРАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ОБРЕТЕНИ ИСА Т л МИКРОПРОЦЕССОР ится к вычис ет быть испо средств микроя в системах ТОРСНОМУ СВИДЕТ(57) Изобретение отнлительной технике, мэовано при построениипрограммного управле обработки данных и регулированияЦелью изобретения является повьппениепроизводительности. Для достиженияэтой целй в устройство введена оперативная память, обращаясь к которойпри выполнении микропрограмм, центральный процессор не занимает интерфейсную магистраль. Устройство позволяет увеличить суммарную областьпамяти, используемую микропроцессором и другими активными устройствами системы, и увеличить эффективностьсистемы в связи с увеличением времени возможного доступа активных устройств к интерфейсной магистрали.6 ил1 136Изобретение относится к вычислительной технике, может быть использовано при построении средств микропрограммного управления в системах обработки данных и регулирования и является усовершенствованием известного устройства по авт,св. У 1124275.Цель изобретения - повышение производительности за счет высвобождения его интерфейсной магистрали при выполнении микропрограмм и при рабо те микропроцессора с оперативной памятью и обеспечение возможности использования освободившегося адресного поля другими активными устройствами, подключенными к этой магистрали.На фиг,1 представлена блок-схема устройства; на фиг,2 - функциональная схема дешифратора управляющих сигналов; на фиг.3 - схема блока асинхронного обмена; на фиг,4 и 5 - временные диаграммы работы процессора и устройства; на фиг.6 - временная диаграмма занятости магистрали устройством.Устройство (фиг.1) состоит из интерфейсной магистрали 1, предназначенной для подключения внешних периферийных устройств, устройств памяти и других активных устройств, магистральных усилителей 2 адреса группы,; предназначенных для подключения адресных сигналов А 15АО микропроцессора к адресным шинам ХДР интерфейсной магистрали 1, двунаправленных магистральных усилителей 3 данных группы, предназначенных для коммутации шин Д 7, , ДО данных микропроцессора к информационным шинам ИНФ интерфейсной магистрали 1, регистра 4 состояния, предназначенного для хранения кода состояния микропроцессора, дешифратора 5 управляющих сигналов, предназначенного для декодирования байта состояния микропроцессора и формирования управляющих сигналов интерфейсной магистрали 1, блока 6 асинхронного обмена, обеспечивающего реализацию соответствующей диаграммы цикла обмена по интерфейсной магистрали 1, триггера 7 готовности, формирующего сигнал готовности для микропроцессора, триггера 8 запроса доступа к магистрали, формирующего сигнал запроса доступа к магистрали интерфейсной магистрали 1, генератора 9 тактовых сигналов,1568 2осуществляющего общую синхронизациюработы микропроцессора и устройства,элемента И 10, предназначенного для 5синхронизации и фиксирования состоя-.ния шин Д 7.ДО микропроцессора,определяющих в фиксированные моментывремени внутреннее состояние микропроцессора, дешифратора 11 адреса,предназначенного для декодированиясигналов адреса А 15, , АО микро-.процессора, микропрограммной памяти12, хранящей служебную микропрограмму, и оперативной памяти 13, храня щей оперативную информацию.Дешифратор 5 управляющих сигналов(фиг.2) содержит дешифратор 14 и ма "гистральные усилители 15 группы.Блок 6 асинхронного обмена (фиг.3) 20 содержит триггеры 16 и 17, элементыИ 18 и 19 и элемент ИЛИ 20.На фиг,1 обозначены также адресныйвход 21 устройства, информационныевходы-выходы 22 и 23 устройства, вход 25 24 синхронизации, вход 25 сигналаожидания режима, вход 26 сигнала приема-выдачи, вход 27 сигнала разрешениядоступа к магистрали (РДМ) и вход 28сигнала "Ответ" (ОТВ), выход 29 го- ЗО товности, выход 30 синхронизации,адресный выход 31, группа выходов 32управляющих сигналов и выход 33 сигнала запроса доступа к магистрали (ЗДМ),Назначение шин интерфейсной магистрали 1 следующее:АДР - адресные, указывают адрес ячейки памяти или периферийногоустройства (выход 3);40 ИНФ - информационные, служат для передачи данных, команд, состоянии и др, (вход-выход 23);ЧТН - чтение, указывает, что производится считывание информации 45 (команды, данных и т.д.) изустройств памяти;ЗАП - запись, указывает, что производится запись информации вустройства памяти;ПРМ - прием, указывает, что производится считывание информации иэпериферийного устройства;ВДЧ - выдача, указывает, что производится запись информации в 55 периферийное устройство;ОТВ - ответ, сообщает о выполненииуказанной операции (вход 28);ЗДМ - запрос доступа к магистралиЗЬРДМ - разрешение доступа к магистрали (вход 27).Устройство преобразует сигналымикропроцессора в сигналы интерфейсной магистрали,перечисленные выше,Временная диаграмма работы микропроцессора приведена на фиг,4.Устройство работает следующим образом.Во время выполнения каждого циклакоманды микропроцессор принимает иливыдает информацию.В такте Т по фазе Ф 2 выдается нашину 24 сигнал синхронизации "Синхр".В этом же такте на шины 26 выдаетсяинформация о состоянии микропроцессора и формируется адрес (А 15. АО)ячейки памяти, из которой будет считываться информация в данном цикле;Адрес остается постоянным до появления импульса фазы Ф 2 в такте, которой следует за тактом ТЗ данногоцикла.В такте Т 2 по фазе Ф 2 сигнал"Синхр" снимается и на шине 26 выставляется сигнал "Прием" и микропроцессор переключается на прием информации, При отсутствии в шине 29 сигнала Готов"в такте Т 2 по фазе Ф 1микропроцессор переходит в такт ожидания ("Тож") и на входе 25 ("Ожидание") появляется сигналпо фазеФ 1, Чтобы вывести микропроцессор изтакта "Тож", необходимо на вход 29"Готов" подать сигнал, соответствующий готовности адресуемого внешнегоустройства.В такте ТЗ по фазе ф 1 сигнал навыходе 25 "Ожд" снимается, по фазеФ 2 снимается сигнал на выходе 26"Прием".В такте Т 4 по фазе Ф 2 изменяется .адрес на входе 21 и его новое значение является неопределенным до появления импульса фазы Ф 2 в такте Т 1следующего цикла.Диаграмма работы микропроцессорапри выдаче информации отличается отранее описанной лишь тем, что сигнал."Выдача" на входе 26 формируется пофазе Ф 1 в такте,. следующем за тактом Т 2, а снимается по фазе Ф 1 тактаТ 4,Из описания временной диаграммыработы микропроцессора можно сделатьследующий вывод: минимальной необходимой зоной работы микропроцессорас интерфейсной магистралью (зона за"Ввод"- (Д 6)30 1568нятости магистрали микропроцессором)является зона с момента появленияна входе 26 исполнительного сигналаПрием или Выдача" н до моментаснятия микропроцессором сигнала Ождна входе 25,Временная диаграмма работы устройства приведена на фиг.5. По сигналу "Синхр" и фазе ф в регистр состояния заносится код состояния микропроцессора, определяющий режим работы микропроцессора в данном цикле.Сигналами кода состояния микро 15 процессора являются (вход-выход 22);"Вывод"-(Д 4) - указывает, что на адресных шинах 21 уста"новлен номер внешнегоустройства и осущест.25 вляется вывод информации из регистра результата на внешнееустроиство;- указывает,что на ад-ресных шинах 21 установлен номер внешнегоустройства и осуществляется ввод информации из внешнего устройства в регистр результата;"Чтение"-(Д 7) - указывает, что производится чтение содержимого запоминающего40 устройства.Код состояния поступает на входдешифратора 14, дешифратора 5(фиг.2), где производится декодирование и формирование по исполнитель 45 ному сигналу микропроцесса Приемили "Выдача" одного из исполнительных сигналов интерфейсной магистралиПо сигналу микропроцессора Прием" или "Выдача", сформированному вблоке 6, триггер 8 формирует сигнал"Здм". При наличии РДМ и том же исполнительном сигнале микропроцессора по фазе Ф 2 устанавливается в еди 55 ничное состояние триггер 16 (фиг,З).Выходы 21 микропроцессора А 15АО через усилители 2 подключаются кинтерфейсной магистрали 1, Отсутствие сигнала Готов" переводит микро 5 136процессор в тактТож , и на выходемикропроцессора появляется сигнал"Ожд", который при единичном состоянии триггера 16 по фазе Ф 2 взводиттриггер 17. Сигнал триггера 17 разрешает прохождение сформированногоуправляющего сигнала через магистральные усилители 15 в интерфейснуюмагистраль 1При появлении сигнала"Отв" от внешнего устройства триггер7 по фазе Ф 1 устанавливается в единичное состояние, формируется сигнал"Готов" на микропроцессор, Получивсигнал "Готов" микропроцессор снимает сигнал "Ожд" и исполнительныйсигнал "Прием" или "Выдача". Съемсигнала "Ожд" приводит к сбросу триггера 17,Съем исполнительного сигнала(" Прием" или "выдача") сбрасывает пофазе Ф 2 триггеры 16 и 8.Таким образом, формируется диаграмма обмена по интерфейсной магистрали, в которой исполнительные сигна.лы всегда вложены в адресные и информационныв сигналы, что повышаетпомехоустойчивость Если микропроцессор читает командное слово (обращение к памяти 12 с определенным .адресом в режиме "Чтение") или работает с оперативной памятью 13 (обращение к оперативной памяти с определенным адресом в режиме "Чтение" или Запись"), то на выходе дешифратора 11 при наличии сигнала Чтение (в режиме обращения микропроцессора к памяти 12) и сигналов "Чтение" иЗапись" (в режиме обращения микропроцессора к оперативной памяти 13) на выходе регистра 4 появляются сигналы, запрещающие установку в единичное состояние триггеров 8 и 16 и устанавливающие триггер 7 1568вв единичное состояние, обеспечиваятем самым формирование сигнала Готов". Микропроцессор не входит в тактожидания и из такта Т 2 переходит в5такт ТЗ (такт исполнения). Сигналамис выхода.дешифратора 11 разрешаетсявыборка из памяти микропрограмм 12и оперативной памяти 13, кроме тогоразрешается занесение информации воперативную память 13, выходы памятимикропрограмм 12 и входы-выходы оперативной памяти 13 соединены с шинами Д 7, , ДО микропроцессора, а15 адресные входы - с шинами Д 15,АО. Таким образом, при чтении командных слов из памяти 12, чтенииинформации из оперативной памяти 13, или записи информации в оперативную2 О память 13 магистраль 1 не занимаетсямикропроцессором и данная совокупность адпесных кодов исключена изобщей области адресов внешней памятии в связи с этим другие активные25 устройства; работающие с магистралью,могут использовать эту область адресов,Формула и э о б р е т е н и яЗОустройство микропроцессорной связи по авт.св, У 1124275, о т л ич а ю щ е е с я тем, что, с цельюповышения производительности, в неговведена оперативная память, причемадресный вход и информационный входвыход оперативной памяти являютсясоответственно входом и входом-выходом устройства, для подключения к 4 О адресной и информационной шинам микропроцессора выход регистра состояния и управляющий вход оперативнойпамяти соединены соответственно свторым входом и третьим выходом дешифратора адреса.