Устройство для управления распределенной вычислительной системой

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик(61) Дополнительное к авт, саид-ву(22) Заявлено 03,02.81 (21) 3268650/18-24 с присоединением заявки Нов(23) Приоритет- Опубликовано 07,11.82,Бюллетень Й 9 41 Дата опубликования описания 07, 11. 82 Р 1 М К з 6 06 Г 9/22 Государственный комитет СССР по делам изобретений и открытий(.54 ) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ РАСПРЕДЕЛЕННОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМОЙИзобретение относится к вычислительной технике, в частности к устройствам управления распределенной вычислительной системой,. включающей узлы обработки информации и линии связиИзвестно устройство для управления управляющей логической системой, содержащее групповые датчики-сигнализаторы, групповые запоминающие триггера, групповые клапаны подачи питания", подачи логических переменных и взаимного соединения логических схем, универсальный логический блок. Для сокращения числа линий связи в него введены групповые кла- паны передачи информации, входные и выходные линейные схемы ИЛИ и линейные реле, Устройство обеспечивает управление управляющей логической системой 1 1. Недостатком устройства является низкое быстродействие.Наиболее близким техническим решением к предлагаемому является устройство для распределения заданий процессорам, содержащее блок управления поиском и распределением, регистр готовности процессоров, процес соры, элементы илИ, И, регистр сдвига 1, 2).Недостатком известного устройства является невозможность распределения заданий территориально разнесенным группам процессоров с учетомсостояний процессоров и линий связи, а также маршрутов передачи данЦелью изобретения является расширение функциональных возможностейза счет управления распределениемзаданий территориально разнесеннымгруппам процессоров с учетом состоя 15 ний процессоров и линий связи, а также маршрутов передачи данных,Поставленная цель достигаетсяза счет назначения заданий, в первую очередь, на те узлы обработки,20 вре , передачи данных на которые является минимальным. Это обеспЕчивает повышение пропускной способностираспределенной вычислительной системы25 Поставленная, цель достигаетсятем, .что в устройство для управленияраспределенной вычислительной системой,. содержащее блок управления,регистр сдвига, первую группу элемен 30 тов ИЛИ, первую и вторую группы бло-972509 оставитель М, Кудрехред Д,Бабинец ев КорректорВ. Б едактор В. Иванова Заказ 8518/4 оное иал ППП фПатент", г. Ужгород, ул. Проектная,ВНИИПИ по 3035, Мков элементов И, регистры готовности, первые входы блоков элементов Ипервой группы соединены с выходамисоответствующих регистров готовности нулевые входы которых соединеныс входами готовности процессоров5.устройства, выходы регистров готов,ности соединены с входами кода свободных процессоров блока управления,выходы регистра сдвига соединены свторыми входами блоков элементов И 10второй группы, выход отказа блокауправления является выходом отказаустройства, выход управления сдвигом блока управления соединен с входом управления сдвигом регистра сдви га, разрешающие входы которого соединены с выходом приема блока управления, информационные входы регистра сдвига соединены с входами. кодачисла необходимых процессоров устсОройства, которые соединены с входамй.кода числа необходимых процессо-ров блока управления, введены регистрномера задания, регистр номера запрашивающего узла и (где и - числопроцессорон регистров числа процессоров,и регистров маршрутов, пер-,;.вый и второй счетчики адресов,счетчиков занятых каналов (гдечисло каналов), дешифратор узлов,блок памяти узлов, блок памяти маршрутов, с третьей по седьмую группыблоков элементов И, вторая группаэлементов ИЛИ, первый, второй и третий элементы И, первый и второй элементы ИЛИ, элементы НЕ, три блока 35элементов И, причем нулевые выходырегистра сдвига соединены с входамипервого элемента И, выход которогосоединен с первыми входами блоковэлементов И второй группы элементов, с входом. конца распрецеленияблока управления и с;:входом сбросапервого счетчика адреса, счетныйвход которого соединен с выходомпросмотра узлов блока управления, 45с входом пуска блока памяти узлов,вход обнуления которого соединен свыходом обнуления блока управления,выход первого счетчика адреса соединен с входом адреса блока памятиузлов, выход регистра номера з,апрашивающего узла соединен с первымивходами соответствующего блока элементов И третьей группы с входом адреса блока памяти маршрутов и блокапамяти узлов, выход которого соединенс входом адреса блока памяти маршрутов и с входом дешифратора узлов,выходы которого соединены с первымивходами соответствующих блоков элементов И четвертой, пятой и шестой 60групп и с вторыми входами соответствующих блоков,элементов И первойгруппы, выкод разрешения распределения блока управления подключен к третьим входам блоков элементов И пер вой . группы, выходы которых соедине-. ны с соответствующими входами элементов ИЛИ первой Группы, выходы которых соединены с вторыми входами Элементов И второй группы, выходы которых соединены с входами сброса регистра сдвига и с вторыми входами блоков элементов И пятой группы, выходы которых соединены с входами регистров числа процессоров и с единичными входами регистров готовности, выходы которых соединены с вторыми входами блоков элементов И четвертой группы, выходы которых соединены с входами первого Элемента ИЛИ, выход которого соединен с входом отсутствия процессоров блока управления, выход просмотра маршрутов которого соединен со счетным входом второго счетчика адреса и с входом пуска блока памяти маршрутов, выход сброса маршрутов блока управления соединен с входом сброса второго счетчика адреса и обнуления с входом блока памяти маршрутов, нулевые выходы которого соединены с входами второго элемента И, выход которого соединен с соответствующим входом второго элемента ИЛИ и входом начала маршрутизации блока управления, выход второго счетчика адреса соединен с входом адреса блока памяти маршрутов, единичные выходы которого соединены с первыми входами блоков элементов К седьмой группы, с группой входов первого блока элементов И и с входами третьего элемента И первого, выход которого соединен с входом отсутствия свободного маршрута блока управления и с соответствующим. входом второго элемента ИЛИ, выходы второй группы элементов ИЛИ соединены со счетными входами счетчиков занятых каналов, входы готовности каналов устройства соединены с вычитающими входами счетчиков занятых каналов, выходы которых соединены с вторыми входами блоков элементов И седьмой группы, выходы которых соединены с входами второго элемента ИЛИ, выход которого соединен с входом первого элемента НЕ, выход которого соединен с входом наличия маршрута блока управления и с входом блока элементов И, выход которого соединен с вторыми входами блоков элементов И шестой группы, выход записи маршрута блока управления соединен с третьими входами блоков элементов И шестой группы, выходы которых соединены с входами регистров маршрутов, выходы которых соединены с вторыми входами соответствующей блоков элементовтретьей группы, выходы регистров числа процессоров соединены с вторыми входами соответствующих блоковэлементов И третьей группы, выход выход которого соединен с единичнымприема блока управления соединен с , входом второго триггера, единичныйпервыми входами второго и третьего . выход которого соединен с вторымблоков элементов И, входы кода номе- входом второго элемента И, выход кора задания устройства соединены с торого соединен с выходом просмотравторым входом второго блока элемен Узлов блока, вход наличия маршрутатов И, выходы которого соединены с блока соединен с первым входом пявходом регистра номера задания, вы- того элемента Ц, выход второго элеходы которого соединены с вторым мента НЕ соединен с первым входомвходом соответствующего блока эле- шестого элемента И и с вторым вхоментов и третьей группы, выходы. ко дом пятого элемента и, выход кото- .торого соединены,с выходами ваго- рого соединен с выходом записи маршловка задания устройства и с соот- рута блока с вторым входом восьмоговетствующими входами элементов ИЛИ элемента ИЛИ и с единичным входомвторой группы, вход .номера запраши- третьего триггера, единичный выходвающего узла устройства соединен 15 которого соединен с вторым входомс вторым входом третьего блока эле- четвертого элемента И, выход котороФментОв И, выход которого соединен го соединен с выходом управленияс входом регистра номера запрашиваю- сдвигом блока, выход шестого элеменщего узла, выход которого соединен та ИЛИ соединен с нулевым входомс.вторым входом соответствующего 2 О третьего триггера, единичный вьиодблока элементов И третьей группы,. которого соединен с выходом разревыходы которого соединены с соот- шения распределения блока и с вторымветствующими входами элементов ИЛИ входом пятого элемента ИЛИ, выходкоторого соединен с нулевым входомК оме того, блэк управления со четвертого триггера, единичный выдержит четыре триггера, генераторромход которого соединен с вторым в оф Химпульсов, схему сравнения, восемь дом четвертого элемента ИЛИ, выходэлементов ИЛИ, шесть элементог И, которого соединен с нулевым входомдва элемента ЙЕ, входы кода числавторого триггера, вход начала маршнеобходимых процессоров блока сое- З рутизации блока соединен с вторымдинены с входами первого элемента ИЛИ входом шестого элемента И, выход ко- .блока и с первой группой входов схе- торого соединен с единичным входоммы сравнения, вторая группа входов четвертого триггера, единичный выкоторой соединена с входом кода сво- ход которого соединен с вторым вхоб роцессоров блока выход схе- дом третьего элемента И, вЫход котос35мы сравнения соединен с выходом рого является выходом просмотраприема блока и с входом первого маршрутов блока, выход восьмогоэлемента НЕ, выход которого соеди- элемента ИЛИ является выходом сбронен с выходом отказа блока и с пер- са маршрутов блока.вым входом второго элемента ИЛИ, вы- На фиг.1 представлена структур-ход первого элемента ИЛИ соединен 40 ная схема устройства на фиг.2 -с первым входом третьего элемен-структурная схема блока управления,та ИЛИ и с единичным входом первого Устройство содержит блок.,1 управтриггера, вход конца распределения ления, регистр 2 готовности, первыйблока соединен с первыми входами чет- элемейт И 3 окончания распределения,вертого, пятого, шестого и седьмого 45 регистр 4 сдвига, первую группуэлементов ИЛИ и с вторым входом вто- блоков элементов И 5, первую группурого элемента ИЛИ, выход которого элементов ИЛИ 6, вторую, третью исоединен с нулевым входом первого четвертую группы блоков элементов Итриггера, единичный выход которого 7 - 9, первый элемент ИЛИ 10, персоединен с первым входом первого 50 вый счетчик 11,адреса, блок 12 па"элемента И, выход генератора импуль- мяти узлов, дешиФратор 13 Узлов,сов соединен с вторым входом первого второй счетчик 14 адр еса блок 15элемента И, выход которого соединен памяти маршрутов, пятую группу блос пе выми входами второго, третьего ков элементов И 16, счетчик 17 вас первнятых каналов второй элемент И 18,сутствия свободного маршрута лб н го маршрута блока второй элемент ИЛИ 19, шестую групсоединен с вторым входоым входом третьего пу блоков элементов 1 , первыэлемента . , с втИЧИ орыми входами пято- элемент НЕ 21, седьмую, восьмую и22 го и седьмого элементов И , и с перИЛИ с пер- девятую группу блоков элементов Имого элемента ИЛИ, 24, регистр 25 номера задания, ревыход седьмого элемэлемента ИЛИ являет- гистр 26 номера запрашивающего узся выходом обнуления лока, в осутствия процессоров ,лока о регистра 28 маршрутов, десятую групэлемента ИЛИ пу блоков элементов И .29, вторуюс вторым входом шестого элементам вто ого элемента НЕ и вто- групПу элементов ИЛИ 30 третий элеФс входом второго эл м65 мент И 31, элемент 32 сравнения, вто. Рым входом третьего элемента ИЛИ,1рой элемент НЕ 33, третий элементИЛИ 34, триггер 35 пуска, четвертыйэлемент И 36, генератор 37 импульсов, четвертый и пятый элементы ИЛИ38 и 39, триггер 40 узлов, пятыйэлемент И 41, шестой элемент ИЛИ 42, 5шестой элемент И 43, триггер 44 маршрутов, седьмой элемент И 45, седьмой, восьмой и девятый элементы ИЛИ46 - 48, восьмой элемент И 49, триггер 50 распределения, девятый эле Омент И 51, десятый элемент ИЛИ 52,трзтий элемент НЕ 53, шины 54 кодачисла необходимых процессоров, ши-:,ны 55 готовности процессоров, шины 56.готовности каналов, шины 57 заголовка задания, шины 58 номера запрашивающего узла, шины 59 номера задания, первый выход 60 блока 1 управления, первый вход 61 .блока 1 управления,второй выход 62 блока 1 уп-равления, второй вход 63 блока 1 уп 20равления, третий, четвертый, пятый ишестой выходы 64 - 67 блока 1 управления, третий вход 68 блока 1 уяч .равления, седьмой и восьмой выходы 69 и 7 блока 1 управления, четвертый, пятый и шестой входы 71 в . 73блока 1 управления, девятый выход 74блока %управления, седьмой вход 75блока 1 управления.ЗОУстройство работает следующим образом.:Известно, что распределенные вычислительные системы (РВС) могут содержать п(.п 1 1) узлов обработки Дан,ных, соединенных между собой г линиями связи. Каждый 1-ый ( = 1, и)узел включает в свой состав щ про 3граммно совместимых процессоров,позволяющих независимо друг от дру 40га выполнять задания по обработкеданных, а 1-ая (1 = 1, г) линия связи состоит из Р (Р Ъ 1) каналовсвязи,45В таких РВС задания на обработку данных выдаются пользователями, размещаемыми на узлах обработки. За- дания пользователей, располагаемых на 1-м узле, может быть, выполнено на -м узле= 1), если на )-м узле имеется необходимое количество свободных процессоров, а в противном случае на группе , .г3 узлов обработки, если суммарное количество свободных процессоров на этой группе узлов больше или равно количеству необходимых для выполнения задания процессоров и имеются свббодные линии связи, обеспечивающие передачу частей, задания на эти 60 узлы, В группу узлов обычно включаются те узлы, передача задания к которым птребуйт наименьшего количества линий связи и промежуточных узлов коммутации. 65 В исходном состоянии в )-м1, и) регистре 2 готовности хранятся данные о готовности к работе процессоров )-го узла обработки, а в -м ( = 1 - г) счетчике 17 количество Р занятых каналов в -й линии связи, Триггеры счетчиков 11 и 14 ад,есов и триггеры 35, 40, 44 и 50 находятся в нулевом состоянии. В блоке 12 номеров узлов хранится и массивов г-разрядных чисел (го 9 и) . Люббй массив содержит и ячеек, в каждой иэ которых записан код номера узла, на котором возможна обработка задания. Коды номеров узлов внутри 1-го массива могут быть упорядочены, например, по удаленности от 1-го узла обработки.Для обращения к блоку 15 используется адрес, включающий поле базы, задающей номермассива данных, и поле адреса, задающего номер числа в массиве. В блоке 15 маршрутов хранится пз массивов г-разрядных чисел. Каждый 11- массив содержит учисел, равных количеству маршрутов их 1-го в 1-ый узел. Маршруты могут быть уцорядочены в каждом,11-м массиве, например, в порядке возрастания их длин, или количества промежуточных центров коммутации из 1-го в )-й узел. Каждый 11-й массив заканчивается ячейкой, в которой записан код, содержащий единицы во всех разрядах, для отделения одного массива от другого.Для обращения к блоку 15 маршру-тов используется адрес, включающий поле базы и поле смещения, задающие номер 1)-го массива, а также поле адреса, задающего номер числа в массиве. Устройство обеспечивает формиро.- . вание заголовка задания, включающего номер задания; номер 1 запрашивающего узла, от которого поступило задание; количество процессоров, необходимых для обработки задания на каждом узле и маршруты передачи задания к этим узлам.В работе устройства можно выделить три этапа.На первом этапе осуществляется проверка возможности выполнения задания в РВС и прием задания на обслуживание. По шинам 54 код необходимого для выполнения задания числа процессоров поступает на входы элемента ИЛИ 42 и на первые входы элемента 32 сравнения. Одновременно по шинам 59 и шинам 58 поступают соответственно код номера задания и код номера 1 запрашивающего, узла.При этом на выходе элемента ИЛИ 42 появляется сигнал, устанавливающий триггер 35 пуска в единичное состояние. На вторые входы элемента 32сов на счетный вход счетчика 11 изапускающий вход блока 12. При этомадрес обращения в блоке 12 увеличивается на единицу по сравнению спредыдущим циклом считывания, что5 обеспечивает выборку очередного.номера узла.Описанная выше итерация первоготипа повторяется до тех пор, покане будет найден узел, на котором име 3 О ются свободные процессоры. В этомслучае появляется нулевой сигнал навыходе -й группы элементов И 9, ана выходе элемента НЕ 53 появитсяединичный сигнал. Этот сигнал черезэлемент И 43 устанавливается в единичное состояние триггер 44 маршрутов. Сигнал с единичного выхода триггера 44 через элемент ИЛИ 39 устанавливается в нулевое состояниетриггер 40 узлов, что запрещает прохождение импульсов на запускающийвход блока 12.Это обеспечивает за,поминание номера -го узла, содержа-,щего свободные процессоры. На этом 25 итерация первого типа заканчивается.Итерация второго типа выполняет- .ся после итерации первого типа иосуществляет выбор кратчайшего марш-.рута из 1-го узла в 3-й с учетом 3 свободных линийсвязи. Выполнениеитерации начинается с обращения кблоку 15 по адресу, образованномукодом ,нснаера запрашивающего узла,кодом 1 номера узла и содержимымсчетчика 14 адреса. С появлениемсигнала на выходе элемента И 45 изблока 15 считывается по сформулированному адресу код кратчайшего маршрута из -го узла в -й, Этот кодпоступает на первые входы группы 4 О элементов И 16, на вторые входы.которых поступают сигналы готовностилиний связи с выходом К,"(С - 1,а)разрядов счетчиков 17. Предполагается, что К -й разряд счетчика 17 на ходится в единичном состоянии, еслив -й линии связи заняты все Р каналов.Если хотя бы одна линия связи ввыбранном маршруте занята, то на вы ходе соответствующего -го элемен.та И 16 появится сигнал запрещающнйвыдачу кода маршрута из блока 15 в1-й регистр 28. С приходом очередного импульса с выхода элемента И 45 55 осуществляется формирование последовательности номеров маршрутов спомощью счетчика 14 адреса, пускПЗУ 15 для считывания кода маршрутан проверка наличия свободных линий60используемых в данном маршруте.Описанный процесс поиска свободных маршрутов повторяется по техпор, пока не,будет обнаружен свободный кратчайший маршрут,из -го уз 65 4сравнения поступает код количествасвободных процессоров с регистров 2готовности. Элемент 32 сравнениясравнивает код необходимого количества процессоров с ко,ом колнчестВа свободных процессоров. Если количество свободных процессоров меньше количества необходимых то на выходе элемента НЕ 33 и выходной шине 60 появится сигнал отказа от выполнения задания, который через элемент ИЛИ 34 сбрасывает триггер 35 пуска в нулевое состояние.Ясли количество свободных процес-.соров в РВС больше либо равно количеству необходимых процессоров,то на выиоде элемента 32 сравненияпоявится сигнал, разрешающий приемв устройство кодов номера задания,номеразапрашивакщего узла и числа необходимых для выполнения задания процессоров. Код номера задания через группу .элементов И 23 запишется в регистр 25, код 1 номеразапрашивающего узла через группу элементов И 24 запишется в регистр 26 и поступит на базовые адресные входы блоков 12 и,15. Код числанеобходимых для выполнения задания процессоров примется в,регистр 4 сдвига, На этом первый этап работы устройства заканчивается.На вторсж этапе производится определение номеров узлов, на которых возможна обработка, маршрутов передачи данных на эти узлы, а также выделение процессоров на выбранных узлах для выполнения задания. Второй этап выполняется за несколько шагов, Каждый шаг, в общем случае, включает три типа итераций. В начале каждого шага выполняется итерация первого типа, обеспечивающая поиск ближайшего к в-му запрашивающему узлу -го узда обработки, на котором имеются в раасматриваеьый момент времени свободные процессоры. Выполнение итерации начинается с установки в единичное состояние триггера 40 узлов и обращения к ПЗУ 12 по адресу, образованному кодом 1 номера запрашивающего;,узла и содержимым счетчика 11 адреса. С появлением импульса на выходе элемента И 41 из блока 12 считываеася номер -го узла и на-м выходе дешифратора 12 появится сигнал. Этот сигнал разрешает выдачу содержимого -го регистра 2 готовности на -ю группу элементов И 9. Если с нулевых выходов триггеров-го.регистра 2 готовности поступают одиночные сигналы, со- . общающие о том, что в -м узле все процессоры заняты, то на выходе -го элемента И 9 появится единичный сигнал, поступающий через элементы ИЛИ 10 и 38 на единичный вход триггера 40 узлов, разрешая прохождение импульла в -й либо не будут считаны всемаршруты из 3-го массива данных ПЗУ 15. В последнем случае, при очередном запуске ПЗУ 15 будет считан код, содержащий единицы во всех разрядах. В этом случае прерывается выполнение итерации второго типа и производится переключение на выполнение итерацйи первого типа. Для этого с выхода элемента И 18 сигнал поступает на единичный вход триггера 40 узлов, нулевой вход триггера 44 маршрутов и на первые входы элементов ИЛИ 47 и 48, На выходе элементов ИЛИ 47 и 48 появляются единичные сигналы, устанавливающие соответственно в нулевое состояние ПЗУ 12 узлов и ПЗУ 15 маршрутой. При переключении триггера 44 маршрутов в нулевое состояние счимается разрешающий сигнал с входа элемента И 45, что прекращает поступление импульсов на запуск ПЗУ 15.Если при выполнении итерации второго типа ПЗУ 15 считанкод маршрута, для которого свободные линчи связи, то на выходе элемента НЕ 21 появится сигнал, разрешающий выдачу кода маршрута через группу элементов И 20 на входы )-й группы элементов И 22, Запись кода маршрута в 1-й регистр 27 маршрута осуществляется при наличии сигналов на -м выходе дешифратора 13 ри на выходе элемента И 49, поступающих на входы -й группы элементов И 22. Сигнал ,с выхода элемента И 49 поступает на. единичный вход триггера 50 распределения и через элемент:.ИЛИ 48 на обнуление счетчика 14 адреса. На этом итерация второго типа. заканчивается. Итерация третьего типа выполняется после итерации второго типа и осуществляет назначение частей задания на свободные процессорывыбранного узла обработки. С этой целью производится выдача содержимого )-го регистра 2 готовности по сигналу с единичного выхода триггера 50 распределения на первые входы группы элементов И 5. При, этом на выходах некоторых элементов И 5 появится разрешающий сигнал. Очевидно, что номера этих элементов определяются совпадением одноименных единичных разрядов в )-м регистре 2 готовности и регистра 4 сдвига. С выходов элементов И 5 сигналы поступают на сброс соответствующих триггеров регистра 4 сдвига и )-го регистра 2 готовности через соответствующие элементы И 8 )-й группы. Одновременно с этим сигналы с:соответствующих выходов элементов И 8,-й группы поступают на устайовку в единичное состояние триггеров -го регистра 27 числа процессоров на )-м узле обра. -60 65 го числа процессоров в узлах .обработки распределенной вычислительной системы, которые являются ближайшими к запрашивающему узлу, и выделе- ние необходимых линий связи для передачи частей задания по кратчайшеботки, назначенных на выполнение части задания. Если при этом в регистре 4 сдвига остались триггера в единичном состоянии, о чем сообщает сигнал на выходе элемента И 3 окончания распределения, то с выхода элемента И 51 в регистр 4 сдвигаподаются импульсысдвига дотехпбр,.пока 1-й регистр 2 готовностине будет полностью обнулен. Если все10 триггеры -го регистра 2 готовности сброшены в нулевое состояние, тона выходе-го элемента И 9 появится сигнал, который через элемен-.,;ты ИЛИ 10 и 52 установит триггер 50распределения в нулевое, а черезэлемент ИЛИ 38 триггер узлов 40 вединичное состояние. На этом итерация третьего типа заканчивается,Если при этом не все разряды регистра 4 сдвига обнулены, то устройство повторяет итерацию первоготипа поиска свободных узлов РВС, выдавая разрешающий сигнал через элемент И 41, на.прохождение импульсовна счетный вход счетчика 11 адресаи запуск ПЗУ 12,При установке в нулевое состояние всех разрядов регистра 4 сдвигана очередном шаге выполнения итерации третьего типа элемент И 3 окончания распределения выдает сигнал,который через элементы ИЛИ 34, 39,46 и 52 сбрасывает триггеры 35, 40,44 и 50 в нулевое состояние.Это означает, что задание распреЗ 5 делено среди процессоров на выбранных узлах ббработки. На этом заканчивается выполнение итерации третьего типа и выполнение второго типа.На третьем этапе производится вы 40 дача сформированного заголовка задания в выходные шины 57 устройства. Сигнал с выхода элемента И 3 поступает на вход группы элементов И 29и разрешает выдачу заголовка зада 45 ния из регистров 25 - 28 в выходные.дины 57. При выдаче заголовка задания появляется сигнал на выходе -го( Е = 1, г) элемента ИЛИ 30, если имеется код, равный единице, в -м,.разряде одного из регистров 28 маршрута. ЭТот сигнал поступает на счетный вход -го счетчика 17 и увели-,чивает его содержимое на единицу,что обеспечивает учет занятости одного канала в -й линии связи.Таким образом, предлагаемое устройство обеспечивает управление распределением заданий территориальноразнесенным группам процессоров, заключающееся в.выделении необходимому маршруту, за счет чего расширяются функциональные возможности устройства.Формула изобретения 1. Устройство для управления распределенной вычислительной системой, содержащее блок управления, регистр сдвига, первую группу элементов ИЛИ, первую и вторую группы блоков эле-,.: ментов И, регистры готовности, первые входы блоков элементов И первой группы соединены с выходами соответствующих регистров готовности, нулевые входы которых соединеныс входами готовности процессоров устройст ва, выходы регистров готовности соединены с входами кода свободных процессоров блока управления, выходы регистра сдвига соединены с вторыми входами. блоков элементов И второй 2 О группы, выход. отказа блока управления является выходом отказа устройства, выход управления сдвигом блока управления соединен с входом управления сдвигом регистра сдвига, 25 разрешающие входы которого соединены с выходом приема блока управления, информационные входы регистра сдвига соединены с входами кода числа необходимых процессоров устройства, которые соединены с входами кода числа необходимых процессоров блока. управления, о т л и ч а ю - щ е е с я тем, что, с цельюрасширения области применения устройства, в него введены регистр номера за-З 5 дания, регистр номера запращивающего узла, Игде И - число процессоров) регистров числа процессоров, И регистров маршрутов, первый и второй счетчики адресов, Х счетчиков заня тых каналов где 2. - число каналов), дешифратор узлов, блок памяти узлов, блок памяти маршрутов, с третьей по седьмую группы блоков элементов И, вторая группа элементов ИЛИ, первый, 45 второй и третий элементы И, первый и второй -элементы ИЛИ, элемент НЕ, три блока элементов И, причем нулевые .выходы регистра сдвига соедине;г ны с входами первого элемента И, выход которого соединен с первыми входами блоков элементов И второй группы элементов, с входом конца распределения блока управления и с входом сброса первого счетчика адреса счет,ный вход которого соединен с выходом просмотра узлов блока управления, с входом пуска блока памяти узлов, вход обнуления которого соединен с выходом обнуления блока управления, выход первого счетчика адреса соединен с входом адреса блока памяти узлов, выход регистра номера запрашивающего узла соединен с первыми входами соответствующего блока элементов И третьей группы, с вхо- Ь 5 дом адреса блока памяти маршрутов и блока памяти узлов, выход которого соединен с входом адреса блока памяти маршрутоэ и с входом дешифрато ра узлов, выходы которого соединены с первыми входами соответствующих блоков элементов И четвертой,пятой и шестой групп и с вторыми входами соответствующих блоков элементов И первой группы, выход разреше-.ния распределения блока управленияподключен к третьим входам блоковэлементов И первой группы, выходыкоторых соединены с соответствующими входами элементов ИЛИ первойгруппы, выходы которых соединены свторыми входами элементов И второйгруппы, выходы которых соединены свходами сброса регистра сдвига и свторыми входами блоков элементов Ипятой группы, выходы которых соединены с входами регистров числа процессоров и с единичными входами Регистров готовности, выходы которыхсоединены .с вторыми входами блоковэлементов И четвертой группы, эыхрдикоторых соединены с входами первогоэлемента ИЛИ, выход которого соединен с входом отсутствия процессороэблока управления, выход пРосмотрамаршрутов которого соединен со счетным входом второго счетчика адресан с входом пуска блока памяти маршрутов, выход сброса маршрутоэ бмокауправления соединен с входом сброса второго счетчика адреса и .обиудения, с входом блока памяти маршрутов,нулевые выходы которого соединены свходами второго элемЕита И, выходкоторого соединен с соответствующимвходом второго элемента ИЛИ и входом начала маршрутизации блока управления, выход второго счетчикаадреса соединен с входом адреса блока памяти маршрутов, единичные выходы которого соединены с первымивходами блоков элементов И седьмойгруппы, с группой входов первогоблока элементов И и с входами третьего элемента И, выход которого соединен с входом отсутствия свободного маршрута блока управления и с соответствующим входом второго элемента ИЛИ, выходы второй группы элементов ИЛИ соединены со счетными входак мн счетчиков занятых каналов, входы готовности каналов устройства соединены с вычитающими входами счетчиков занятых каналов, выходы которых соединены с вторыми входами блоков элементов И седьмой группы, выходы которых соединены с входами второго элемента ИЛИ, выход которого соединен с входом первого элемента НЕ, выход которого соединен с входом наличия маршрута блока управления и с входом блока элементов И, выход которого соединен с вторыми входами15 .10 15 20 25 30 35 40 45 50 55 60 блоков элементов И шестой группы,выход записи маршрута блока управле-,,ния соединен с третьими входами блоков элементов И шестой группы, вы ходы которых соединены с входами.регистров маршрутов, выходы которыхсоединены с вторыми входами соответствующих блоков элементов И третьей группы, выходы регистров числа процессоров соединены с вторымивходами соответствующих блоков элементов И третьей группы, выход прие,ма блока управления соединен с первыми входами второго и третьего бло 4ков элементов И, входы кода номеразадания устройства соединены с вторым входом второго блока элементов М,выходы которого соединены с входомрегистра номера задания, выходы которого соединены с вторым входомсоответствующего блока элементов Итретьей группы, выходы которого соединены с выходами заголовка заданияустройства и с соответствующими входами элементов ИЛИ второй группы,вход номера запрашивающего узла устройства соединен с вторым входомтретьего блока элементов И, выходкоторого соединен с входом регистраномера запрашивающего узла, выходкоторого соединен с вторым входомсоответствующего блока элементов Итретьей группы, выходыр которого соединены с соответствующими входамиэлементов ИЛИ второй группы,2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок управления содержит четыре триггера,генератор импульсов, схему сравне-,.ния, восемь элементов ИЛИ, шестьэлементов И, два элемента НЕ, входыкода числа необходимых процессоровблока соединены с входами первогоэлемента ИЛИ блока и с первой группой входов схемы сравнения, втораягруппа входов которой соединена свходом кода свободных процессоровблока, выход схемы сравнения .соединен с выходом приема блока и с входом первого элемента НЕ, выход которого соединен с выходом отказаблока и с первым входом второго злемеита ИЛИ, выход первого элемента(ИЛИ соединен с. первым входом третьего элемента ИЛИ и с единичным входом первого триггера, вход концараспределения блока соединен с первыми входами четвертого, пятого,шестого и седьмого элементов ИЛИ ис вторым входом второго элемента ИЛИ,выход которого соединен с нулевымвходом первого триггера,. единичныйвыход которого соединен с первымвходом первого элемента И, выход генератора импульсов соединен с вторым входом первого элемента И, вы-.ход которого соединен с первыми входами второго, третьего и четвертогоэлементов И, вход отсутствия свободного маршрута блока соедииен свторым входом третьего элемента ИЛИ,с вторыми входами пятого и седьмогоэлементов ИЛИ и с первым входомвосьмого элемента ИЛИ, выход седьмого элемента ИЛИ является выходом обнуления блока, вход отсутствия процессоров блока соединен с вторымвходом шестого элемента ИЛИ, с входом второго элемента НЕ и вторымвходом третьего элемента ИЛИ, выходкоторого соединен с единичным входомвторого триггера, единичный выходкоторого соединен с вторым входомвторого элемента И, выход которогосоединен с выходом просмотра узловблока, вход наличия маршрута блокасоединен с первым входом пятогоэлемента И, выход второго элемента НЕ соединен с первым входом шестого элемента И и с вторым входомпятого элемента И, выход которогосоединен с выходом записи маршрутаблока, с вторым входом восьмогоэлемента ИЛИ и с единичным входомтретьего триггера, единичный выходкоторого соедиьен с вторым входомчетвертого элемента И, выход которо-го соединен с выходом управлениясдвигом блока, выход шестого элемента ИПИ соединен с нулевым входом третьего триггера, единичный выход которого соединен с выходом разрешения распределения блока и с вторым входом пятого элемента ИЛИ, выход которого соединен с нулевым входом четвертого .триггера, единичныйвыход которого соединен с вторымвходом четвертого элемента ИЛИ, выход которого соединен с нулевым входом второго триггера, вход началамаршрутизации блока соединен с вторым входом шестого элемента И, вы-.ход которого соединен с единичнымвходом четвертого триггера, единичный выход которого соединен с вторым входом третьего элемента И, выход которого является выходом про -смотра маршрутов блока, выход восьмого элемента ИЛИ является выходомсброса маршрутов блока.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРР 433489, кл. С 06 Г 9/00, 1974.2. Авторское свидетельство СССРР 629538,кл. 6 06 Г 9/00,1978 (прототип).