Запоминающее устройство с самоконтролем

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 9) 01) 51)4611 С 290 ВЕКНЫЙ КОМИТЕТ СССРИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ГОСУДАРСПО ДЕЛ(57) Изобретлительнойприменение п ие относится к вычисхинке и может найти построении оперативОПИСАНИК АВТОРСКОМ ных запоминающих устройств. Цельюизобретения является повышение надежности устройства. Устройство содержит формирователь контрольных сигналов, блок управления, формирователь сигналов ошибки, регистр адреса, блок свертки по модулю два, блокконтроля, блок коррекции, первый ивторой коммутаторы, накопитель, адресные, управляющие информационныевходы и выходы, Поставленная цельдостигается введением формирователясигналов ошибки и блока свертки помодулю два и соответствующими связями этих блоков с известными блокамиустройства. 5 ил.45 50 55 Изобретение относится к вычислительной технике и может найти применение при построении оперативных запоминающих устройств (ОЗУ),Цель изобретения - повышение надежности устройства.На фиг. 1 приведена функциональная схема устройства, на фиг. 2 схема блока управления; на фиг. 3 схема блока контроля; на фиг. 4 - схема блока свертки по модулю два; на фиг, 5 - схема первого коммутатора.Устройство содержит адресные 1,управляющий 2, информационные З,ивторой управляющий 4 входы, выходы5-1 и 5-2, формирователь 6 контрольных сигналов, блок 7 управления, формирователь 8 сигналов ошибки, регистр 9 адреса, блок 10 свертки помодулю два, блок 11 контроля, блок12 коррекции, первый 13 и второй 14коммутаторы и накопитель 15.Формирователь 6 контрольных разрядов представляет собой блок элементов свертки по модулю два, предназначен для формирования дополнительных контрольных разрядов с использованием, например, матрицы кода Хэмминга и может быть реализованна интегральных микоосхемах ИМСБлок 7 управления (фиг. 2) содержит дешифратор 16 элементы НЕ 17и 18 генератоо 19, элементы И 2023 и триггер 24 предназначен дляформирования управляющих сигналов,синхронизирующих работу узлов устройства.Формирователь 8 сигналов ошибкисодержит регистр 25 сдвига с параллельной записью и элемент И 26,Регистр 9 адреса предназначен дляхранения кода адреса, при чтении покоторому данных с накопителя 15 происходит сбой,Блок 10 свертки по модулю два (фиг, 4) выполнен на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ. Блок 11 контроля (фиг. 3),содержащий формирователь 27 синдромов, элемент НЕ 28, свертку 29 по модулю два, дешифратор 30 номера корректирующего разряда, элементы И 31, НЕ 32, И 33 и ИЛИ 34, предназначен для анализа считанной из накопителя 15 информации и формирования сигналовсошибок. 5 О 15 20 25 ЗО 35 40 Блок 12 коррекции предназначендля исправления тех разрядов данных,в которых обнаружены ошибки, и представляет собой блок сверток по модулю два.Коммутатор 13 (фиг. 5) предназначен для формирования истинных либо иинверсных значений основных и контрольных разрядов данных, Коммутатор14 предназначен для формирования навыходе устройства откорректированного кода данных либо при наличии сбо"ев кода адреса сбойной ячейки контролируемой памяти, Накопитель 15предназначен для временного хранения кода данных.Перед началом работы устройствоустанавливается в начальное состояние, Установка осуществляется программно или оператором по цепи 4.В начальном состоянии на выходахрегистра 25 формирователя 8 сигналов ошибки устанавливается уровень"Лог. 0" и устройство готово к работе в штатном режиме,Устройство работает следующим образом.Информационные разряды даннь 1 х поступают с информационной входной шины 3 на входы формирователя 6 контрольных сигналов, формирователя 8сигнала ошибки, блока 10 свертки помодулю два и коммутатора 13. На выходе Жовмиоовател 6 формиоуютсяиспользуя матрицу кода Хэмминга,дополнительные контрольные разрядыкоторые поступают затем на блоки8, 10 и 13, Таким образом, на выхо-.дах коммутатора 13 присутствуют сигналы с информационной шины 3 и с выхода формирователя 6 Количество разрядов сдвигового регистра 25 формирователя 8 сигналов ошибки соответствует числу основных (информационных) и дополнительных (контрольных) разрядов данных, поступающих на его вход.Количество ИМС блока 10 свертки по модулю два и коммутатора 14 соответствует числу разрядов сдвигового регистра 25.С выхода коммутатора 13 основные и контрольные разряды данных поступают на вход накопителя 15, запись в последний осуществляется по признаку "Запись", который выставляется процессором на шине 2, При этом нашине 1 адреса процессор выставляеткод адреса ячейки накопителя 15,В режиме чтения блок 11 контроляанализирует записанные в накопитель15 информационные и контрольные разряды данных. При обнаружении однократной ошибки блок 12 коррекции инвертирует искаженный, разряд. С выхода блока 12 коррекции через коммутатор 14 данные поступают на информа- Оционные выхдды 5 устройства,Если количество искаженных разрядов данных, поступающих на блок 11контроля превышает корректирующие возможности кода Хэмминга, на одном из 5выходов блока 11 формируется сигнал"Ошибка" с уровнем "Лог, 0", посту -пающий на блок 7 управления. В последнем сигнал "Ошибка" инвертируется элементом НЕ 18 и поступает на 20первый вход элемента И 23, на второй вход которого поступает тактоваячастота с местного генератора 19.Далее сигнал "Ошибка" с выхода блока 7 поступает на синхронизирующий 25вход регистра 9 адреса, при этом производится запись кода адреса сбойнойячейки по другому входу регистра 9с шины 1 адреса. По сигналу, поступающему с выхода дешифратора 16 блока 7 управления, сигнал с выхода регистра 9 через коммутатор 14 подключается к выходной шине 5. Этот сигнал формируется при выставлении процессором на шину 1 адреса кода подо 35ключения 1 который является адресомодной из ячеек накопителя 15 из общего поля адресов доступных процес)сору.При проведении диагностики узлов 40ОЗУ имитируется однократная ошибка.Для нанесения однократной ошибки вданные, которые заносятся в накопитель15,процессор выставляет код вида 0001 на шину 3 данных и код адреса записи на шину 1 адреса, который является адресом одной из ячеек накопителя 15 из общего поля адресов, доступных процессору, Код адреса записи формирует на втором выходе дешифратора 16 блока 7 управления сигнал "Лог. 1".При наличии признака иЗапись нашине 2 управления с второго выходаблока 7 управления поступает сигнал 55на третий вхоД формирователя 6. Приэтом в регистр 25 сдвига формирователя 8 записывается код данныхпоступающий с информационной шины 3, и блокируется работа формирователя 6, на выходах которого формируется уровень "Лог, 0". На выходе регистра 25 формирователя 8 формируется код нида 0001, Этот код, имеющий "1" н нулевом разряде данных, указывает, что при обращении к накопителю по вполне определенному адресу в режиме записи, нулевой разряд данных инвертируется.Код адреса ячейки накопителя выбирается из условия максимального числа обращений к ней программы процессора. Например, при использовании ОЗУ н аппаратуре, предназначенной для построения центров коммутации сообщений, таким кодом адреса может быть адрес одной из буферных ячеек накопителя. Обычно буферная зона накопителя занимает объем в 32-64 ячейки и при средней длине сообщения 300- 400 знаков код адреса ячейки буферной зоны даже при приеме одного сообщения формируется несколько раэ.Пусть код адреса ячейки накопителя имеет вид 101010. При обращении процессора к ячейке с таким кодом адреса в режиме записи на четвертом вьжоде дешифратора 16 блока 7 управления формируется сигнал, который поступает на первый вход формирователя 8 сигналов ошибки, разрешая прохождение сигналов с регистра 25 через элемент И 26 на входы коммутатора 13 и блока 10.ИМС блока 1 О свертки по модулю два (фиг. 4) инвертируют нулевой разряд кода, поступающего с информационной шины 3, под действием 1, присутствующей н нулевом разряде кода, поступающего на блок 10 с ныхода формирователя 8. Сигнал с выхода блока 1 О свертки по модулю два поступает на входы ИМС коммутатора 13. В результате н накопитель 15- в ячейку с адресом 101010 записывается код данных с искаженным нулевым разрядом.Признак Запись, поступающий на управляющий вход 2 устройства, является синхронизирующим. При снятии этого признака по заднему фронту сигнала, сформированного на пятом выходе блока 7 управления, сдвиговый регистр 25 формирователя 8 сигнала ошибки продвигает "1" из нулевого в первый разряд. Вследствие этого при следующем обращении к накопителю 15ИМС блока 10 свертки по модулю дваинвертируют первый разряд кода,При чтении информации буфернойобласти накопителя 15 на шестом выходе блока 7 управления формируетсясигнал с уровнем Лог. О", которыйпоступает на четвертый вход блока11 контроля. При анализе сбойногослова данных на выходе формирователя 1 О27 блока 11 появляется код адресасбойного разряда, а свертка 29 помодулю два зафиксирует наличие одиночного сбоя. Правильность работы элементов 27 и 29 блока 11 анализируется по сигналу с уровнем "Лог. 1" наодном иэ входов элемента И 33 блока11, Если в момент анализа на выходеэлемента И 33 блока 11 появляется сигнал с уровнем "Лог. О", то по ныходной цепи 2 в процессор поступает сигнал "Ошибка".Затем точно также проверяется реакция блока 11.контроля на искажениевторого и последующих разрядов кода 5данных,После восьми циклов запись/чтениепри по-байтовой организации, поступающей на шину 3 информации, будет проверена реакция узлов ОЗУ на искажение 30основных разрядов данных.Затем анализируются реакция узловОЗУ на искажение дополнительных ( контрольных ) разрядов.Если исправляющая способность кода равна единице, то такой контроль,который проводится в.процессе функционирования ОЗУ, можно считать достаточным для проверки его узлов,При записи н регистре 25 формирователя 8 сигналов ошибки кода, н котором присутствует две "1", диагностируются двойные сбои, Эти "1" могут быть записаны н любые разрядырегистра. Диагностика на обнаружениедвойных сбоев проводится но времяотсутствия информации в канале связи,к которому относится область буферной зоны накопителя, Это может быть,например, время между получением ком бинации "Конец текста" "КТ" на принимаемое сообщение и до установлениянового соединения. Поэтому процессорне реагирует на искаженный байт данных, считанный из накопителя 15,55В процессе диагностики процессорпроверяет функционирование второгокоммутатора 14, регистра 9 адреса,блока 7 управления и блока 11 контроля, Функционирование этих узлов проверяется по коду адреса блокировки, выставленному процессором. Блокировке подвергается элемент 29 блока 11, При этом в регистр 9 апоеса заносится код адреса ячейки ОЗУ, имеющей сбойную информацию, а по входной цепи 5-2 процессор информируется о наличии некорректируемой ошибки. По этому сигналу процессор начинает анализировать сбойную информацию, которая поступает с регистра 9 через коммутатор 14 на выходную цепь 5-1 устройства.Формула изобретенияЗапоминающее устройство с самоконтролем, содержащее формирователь контрольных сигналов. регистр адреса. блок контроля, накопитель, блок коррекции, первый и второй коммутаторы, блок управления, перный и второй входы которого подключены к первому и второму входам накопителя и являются адресным и первым управляющим входами устройства, информационным входом которого является первый вход формирователя контрольных сигналов, выход которого соединен с первым входом первого коммутатора, выход которого подключен к третьему входу наКопителя, первый выход блока контроля соединен с одним входом блока коррекции, выход которого подключен к первому входу второго ком мутатора, выход которого и второй выход блока контроля являются выходами устройства, о т л и ч а ю щ ее с я тем, что, с целью повышения надежности, в него введены формирователь сигналов ошибки и блок свертки по модулю два, входы которого подключены к выходу формирователя сигналов ошибки, выходу и первому входу формирователя контрольных сигналов, выход блока свертки по модулю два соединен с вторым входом первого коммутатора, третий и четвер. тый входы которого подключены соответственно к выходу формиронателя сигналов ошибки и к первому входу формирователя контрольных сигналон, выходы накопителя соединены с первым и вторым входами блока контроля, третий выход которого подключен ктретьему входу блока Управления,другой вход блока коррекции соединен содним иэ выходов накопителя, выходыблока управления подключены соответственно к второму входу второго коммутатора, первому входу регистра адреса, третьему и четвертому входамблока контроля, первому, второму итретьему входам формирователя сигналов ошибки, четвертый вход которого соединен с выходом формирователяконтрольных сигналов, второй вход которого подключен к третьему входу формирователя сигналов ошибки, пятый вход которого соединен с первым входом формирователя контрольных сигналов, четвертый вход блока управления подключен к шестому входу формирователя сигналов ошибки и является вторым управляющим входом устройства, 10 первый вход накопителя соединен свторым входом регистра адреса, выход которого подключен к третьему входу второго коммутатора.енног тенийРауш комитета открыти кая наб.