Вычислительное устройство

союз сове СОЦИАЛИСТ РЕСПУБЛИН ИХ 1191 И 236467 6 Г 75 ИСАНИ ЕНИЯ ОБ ВУ РОЙСТ тся к вычи начено для операции вырня, при ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ Н АВТОРСКОМУ СВИДЕТЕЛ(54) ВЫЧИСЛИТЕЛЬНОЕ УС (57) Изобретение относ тельной технике и предна аппаратной реализации числения квадратного к этом единичные сбои в процессе итерационных вычислений не вызывают искажений в конечном результате, Устрой-ство содержит входной регистр 1, дваблока 2 и 3 памяти, умиожитель 4, вычитатель 5, два выходных регистра 6и 7, схему 8 сравнения, мультиплексор 9 и блок О управления. В устройстве реализован рекурсивный процессвычисления по формуле Т, (АХ+В)-(АХ+В)/СУ;, где А, В, С - постоянные параметры, Х - аргумент, поступающий на вход 11 устройства, У7 , - значения функции на предыдущем и последующем шагах вычисления,Формирующиеся на выходе 2.устройства, =0,1 - номер шага вычисления. Блок 10 управления Формируетсигналы, которые, кроме управленияустройетвом, позволяют осуществитьгибкое сопряжение устройства с различными вычислителями. 4 ил., 3 табл.12364Изобретение относится к вычислительной технике и может быть использовано для аппаратной реализации операции вычисления квадратного корня вуниверсальных и специализированныхвычислительных устройствах,Цель изобретения - повышение помехоустойчивости устройства за счетсовмещения вычисления квадратногокорня с выполнением оператора сглаживания,На фиг, 1 приведена функциональная схема устройства; на фиг. 2функциональная схема блока управления; на фиг. 3 - временные диаграммыработы устройства; на фиг. 4 - график методической погрешности вычисления квадратного корня в диапазонеизменения аргумента.Устройство (фиг. ) содержит20входной регистр 1, два блока 2 и 3памяти, умножитель 4, вычитатель 5,два выходных регистра б и 7, схему 8сравнения, мультиплексор 9 и блок 10управления, вход 11 аргумента, выход12 результата, входы 13 сброса, пуска 14, синхронизации 15, запуска 16устройства и выходы подтвержденияприема аргумента 17, готовности результата 18 и признака вьптолненияитераций 19 устройства.Блок управления 10 (фиг. 2) содержит три элемента ИЛИ 20-22, элементИЛИ-НЕ 23, элемент И 24, элемент 25задержки, четыре триггера 26-29пять входов 30-34 и пять выходов 3%35-39.Блоки 2 и 3 памяти, умножитель 4,вычитатель 5, схема 8 сравнения имультиплексор 9 являются элементамикомбинационного типа, запись информации во входной регистр 1 и первыйвыходной регистр осуществляется попереднему фронту единичного сигнала,а во второй выходной регистр 7 - позаднему фронту. ЯВычисление квадратного корня вустройстве осуществляется путем вычисления дробно-рациональной функцииЭ,е+0.1 ХЬ,+Ь,которая при а,=0,3759, а,=2,2293,Ьр=1,6098 и Ь, = 1,0000 аппроксимируетфункцию квадратного корня в диапазоне Х 6 (0,25; 1,О. с погрешностью неболее 0,187В устройстве организован процессвычисления по формулеУ (АХ+В)- ( - )У(2) где Х - значение аргумента;уУ. - значение функции на предыдущем и последующем шаге вычисления;А,В,С - постоянные параметры;0,1 - номер шага рекурсии.Условием окончания процесса вычисления является выполнение условияу =у. (3)1При этом- +СХВСА (4) В+С- +ХАСравнивая выражения (1) и (4) находимА.1, 5468В==0,2608С==2,2293АХЕЕЙЗначения функций (АХ+В) н , входящих в формулу (2), записаны в блоки 2 и 3 памяти соответственно.Устройство работает следующим образом.На вход 15 синхронизации поступают импульсные сигналы У длительностьюи периодом следования Т (Фиг, 3). В момент времени С, на вход 13 поступает единичный сигнал БВ, по которому в регистрах 1, б и 7 устанавливается нулевой код, на выходах 7 и 18 устанавливают соответственно нулевые сигналы АК и ВА, а на выходе 19 единичный сигнал ВЦ. Тактирующие сигналы С и С 2 с четвертого и пятоГо вьходов блока 10 управления равны нулю, при этом выход мультиплексо - ра 9 подключен к выходу второго выходного регистра 7. Выходной сигнал схемы 8 сравнения равен единичному значению, так как нулевой код на выходе регистра 6 равен коду на выходе регистра 7.Пуск устройства осуществляется единичным сигегалом эТ который В мо мент времени 1, поступает на вход 14. При этом в момент времени ь -1 наз выходе 17 Формируется единичный сигнал АК длительностью г =, по переднему фронту которого значение аргумента Х с входа 1 записывается во входной регистр 1, а выходной сигнал Вц переходит в нулевое состояние, За время , на выходе вычитателя 5 с учетом нулевого значения кода воз 12364 67 4лучения значения функции с выхода 12 результата,Во время вычислительного процесса и до момента С выдачи результата вычисления квадратного корня в приемник информации запись нового значения аргумента в устройство блокируется блоком 1 О управления. После получения результата приемник формирует в момент времени С единичный сигнал АИ, который поступает на вход 16. При этом выходной сигнал ВА переходит в нулевое состояние, а выходной сигнал Щ - в единичное. Данное состояние соответствует начальному состоянию устройства для выполнения следующего цикла вычисления. В отличии от исходного состояния, в которое устройство приводится по сигналу. сброса ЯВ, здесь вычислительный процесс начинается с учетом значения функции, полученной в предыдущем цикле, Данное значение для следующего цикла вычисления, который начинается в момент времени С, , является первым приближением, вследствие чего при малых приращениях аргумента время вычислительного процесса значительно меньше. Единичный сбой, который приводит в общем случае к искажению результата на одном или нескольких элементах устройства, приводит к изменению времени вычислительного процесса, но не к искажению результата вычисления.Н р и м е р . Вычислительный процесс начинается после установки устройства в исходное состояние сигналом БВ. Значение аргумента Х, =0,5 (двоичное представление аргумента- Х =00,1000000000) по сигналу Бт записывается во входной регистр 1 и далее вычисление происходит в соответствии с табл. 1.Таблица 1 00.0000000000 0.00011011 .10001101 О.10001101 втором выходном регистре 7 формируется значениеУ,=АХ+В.В момент времени С на четвертом выходе блока 10 управления появляется единичный импульсный сигнал 7 =7, по переднему фронту которого значение (5) записывается в первый выходной регистр 6 и на выходе схемы 8 сравнения образуется нулевой сигнал, С задержкой 6, определяемой временем записи данных в выходные регистры 6 и 7, на пятом выходе блока 10 управления Формируется единичный сигнал- по которому выход мультиплек 5 сора 9 на время С -С подключается к выходу первого выходного регистра 6За время С-С на выходе вычитателя 5 Формируется значение второго шага вычислениякоторое по заднему фронту сигнала С в момент времени С записывается во второй выходной регистр 7. Если значение У,дУ, то ка выходе схемы 8 сравнения образуется единичный сигнал, по которому вычислительный процесс заканчивается. В противном случае вычисление Функции продолжается30 до выполнения условия (3). Пусть в момент времени С, после записи данных во второй выходной регистр 7 на выходе схемы 8 сравнения образуется единичный сигнал, При этом в момент времени С после прохождения единичногоасигнала на пятом выходе блока 10 управления, сигнал ВА на выходе 18 устанавливается в единичное состояние, а с четвертого и пятого выходов блока 10 управления перестают поступать тактирующие сигналы. Сигнал ВА является осведомляющим сигналом для приемника информации о завершении вычислительного процесса и возможности по236467 Продолжение табл. ч 00.110001011 00,1010110001 5 00.101100010 00,101011001 ООО.1 О 111 ОО 01 О ОО.1 О 1 ОО 11 ОО а ОО.ООО 1 О ОО.1 О 11 ОО 11 ОО О 8 ОО.ОООО ОО.1 О 11 О 1 ООО О 9 00.10101001 00.101 О 0001 0 О 00,1011010011 00.1011010011 1 Погрешность моделирования, равная сумме методической и инструментальной 2" погрешности,не превышает в данном примере О,57,П р и м ер 2. Значение аргумента в следующем цикле вычислеТ а б л и ц а 2 Шаг ре Выходной кодкурсии регистра 6 Выходной код , Выходрегистра 7 схемы 8 О 00.1011010011 00.101010011 , 1 1 00,1010110 00,101010011 0 2 00.ОО 1 О 00,1011100001 3 00,1011100111 001011100001 0 4 00,10110011 00,1011100111 Т а б л и ц а 3 Выход схемы Выходной кодреистра 7 1 код 6 1011100010 00.10100110 0.101110000.1 00.101100110 0,101100001 00.10100110 Время вычисления функции более чем в 2,5 раза уменьшается по сравнению с примером 1. Погрешность моделирования в данном случае равна 0,137П р и м е р 3. Пусть в процессе вычисления квадратного корня после выполнения 6-го шага рекурсии (приния изменяется на 5 7 и равноК = 0,525 1 Х = 00,10000101), Вы -числительный процесс в данномслучае продолжается в соответствии с табл. 2. мер 1) происходит сбой данных на выходе входного регистра. Предположим,что при этом вместо значения аргумента Х =00,1000000000, на выходе присутствует код Х =00.100000111. Вычислительный процесс в этом случаепродопжается в соответствии с табл.3.123 б 467Продолжение табл.3 9 00.1011000110 00,1011001100 0 10 00.1011000110 00.101010010 0 11 00,1011010000 00,1011010010 0 12 00,101010000 00.101101001,.1 0 13 0010101001 00.1011010011Из примера 3 следует, что единичный сбой в процессе выполнения приводит к увеличению времени вычисления,но конечный результат остается без изменения,Таким образом, в предлагаемом устройстве повышается помехоустойчивость к единичным сбоям в процессе вычисления квадратного корня при сохранении быстродействия в динамическом режиме работы и широких функциональных возможностях по цепям управления. Формула изобретения 30Вычислительное устройство, содержащее входной регистр, два блока постоянной памяти, два выходных регистра, мультиплексор, умножитель, вычитатель и блок управления, первый, второй и третий входы которого являются соответственно входами сброса, пуска и синхронизации устройства, информационный вход входного регистра является входом аргумента устройства, выход входного регистра подключен к адресному входу, первого блока постоянной памяти, выход умножителя подключен к входу вычитаемого вычитателя, выходы первого и второго выходных регистров подключены к первому45 и второму информационным входам мультиплексора, о т л и ч а ю щ е ес я тем, что, с целью повышения помехоустойчивости устройства эа счет совмещения вычисления квадратного корня с выполнением оператора сглаживания, в него введена схема сравнения, выход первого блока постоянной памяти соединен с адресным входом второго блока постоянной памяти и с входом уменьшаемого вычитателя, выход которого соединен с информационными входами первого и второго выходных регистров, выходы которыхсоединены с первым и вторым информационными входами схемы сравнения,выходРавно которой соединен с четвертым входом блока управления, спервого по третий выходы которогоявляются выходами подтверждения приема аргумента готовности результатаи признака выполнения итераций устройства соответственно, причем выходподтверждения приема аргумента блокауправления соединен с входом синхронизации входного регистра, вход сброса которого объединен с одноименннымивходами первого и второго выходныхрегистров и соединен с входом сбросаустройства, входы первого и второгосомножителей умножителя соединены свыходами второго блока постояннойпамяти и мультиплексора соответственно, пятый вход блока управления является входом запуска устройства,входы синхронизации первого и второговыходных регистров соединены с четвертым выходом блока управления,пятый выход которого соединен с управляющим входом мультиплексора, выход второго выходного регистра является выходом результата устройства,причем блок управления содержит триэлемента ИЛИ элемент ИЛИ-НЕ, элементИ, элемент задержки, четыре триггера,первые входы с первого по третийэлементов ИЛИ объединены и являютсяпервым входом блока управления, второй вход которого соединен с первымвходом элемента И, выход которогосоединен с информационным входом второго триггера, выход которого соединен с входами сброса третьего и четвертого триггеров и с первым выходомблокауправления, третий вход которого соединен с входом синхронизациивторого триггера н с первым входомэлемента ИЛИ, выход которого соединенс вторым входом третьего элементаИЛИ-НЕ и через элемент задержки - свходом синхронизации первого триггера, выход которого подключен к второму входу второго элемента ИЛИ и является вторым выходом блока управления, четвертый и пятый входы которого соединены с информационным входомпервого триггера и с вторым входомпервого элемента ИЛИ соответственно,выход которого соединен с входомсброса первого триггера и с входом установки третьего триггера, выходкоторого соединен с вторым входомэлемента И и является третьим выходомблока управления, выходы второго итретьего элементов ИЛИ соединены свходом установки четвертого триггераи с входом сброса второго триггерасоответственно, выход которого подщ ключен к второму входу элемента ИЛИНЕ, выход которого является четвертым выходом блока управления, пятыйвыход которого соединен с выходомэлемента задержки.