Устройство для вычисления кубического корня

11 516037 Союз Советскни Социалистических Республик(51) М.К 06 Г 713 аявлено 16,11.73 (21) 1 О 70585 присоединением заявки М -осуаарствеиный комитетСовета Министров СССРпо делам изобретенийи открытий.5 (088.8) Дата опубликования описания 31.01.7) Авторы изобретения Я. Шевченк Л. Рейхенберг 1) Заявитель 54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИ ИЧЕСКОГО КОРН ма у Изобретение относится к оолдсти вычислительной техники и может быть использовано для аппаратной реализации подпрограммы вычисления элементарных функций в специализированных цифровых вычислительцых мд шинах с фиксированной запятой.Известно устройство для вычисления корня, содержащее накопительные сдвигающие регистры, регистр памяти, блок управления, одноразрядные комбинационные сумматоры ц 1 элемент анализа сходимости.Недостатком извест 1 ного устройства является сравнительно низкое оысгродействие.Цель изобретения - повышение быстродейст 1 вия устройства. 15Это достигается тем, что предлагаемое уст 1 ройство дополнительно содержит одноразрядные сумматоры и блок формцровацця констант, первый выход которого соединен с входом одноразрядного комбинационного 2 сумматора псевдоумцожителя, второй выход блока формирования ка:1 стант соединен через два одноразрядных сумматора с управляемым входом одноразрядного сумматора псевдоделителя, выходы предпоследнего и 2 последнего разрядов накопительного сдвигающего регистра первого псевдоумотожцтеля соединены с входами соответствующих одноразрядных сумматоров.На чертеже показана блок-схе строй- зд ствд для вычисления кубического корня, где 1 - 7 - одноразрядные сумматоры-вычитателц; 8 - 12 - накопительные сдвигаюшце регистры; 13 - блок формирования констацт;14 - элеме 11 т анализа знака псевдочастцого;15 - элемент анализа сходцмости; 16 - элемент управлес 1 ця; 17 - ,вход сброса элемента управления; 18, 19 - выходы тактовых сдвцгаютццх импульсов для продвижения информации ц первоначального сдвига на один разряд; 20 - выход тактовых сдвигаюшцх импульсов для п 1 зодвцжецця ццфо 1 змдцци ц первоначального сдвига на трц разряда; 21 - выход тактовых сдвцгающцх импульсов для продвцже 1 гця информации; 22 - знаковый разряд псевдочастного; 23 - управляемый г ход сум м а тор д-вы читателя.Параллельно-последовательная структура устройства, ооеспечцвдюшая оптимальное соотношецце между быстродействием ц сложностью, состоит цз четырех рецпркуляццоццых ячеек. 1 джддя ячейка состоит цз накопительного сдвцгающего регистра ц одноразрядного сумматорд-вычцтателя, вход и выход которого соединены с выходом ц входом накопительного регистра.Вход, сумматора-вычцтателя 1 соединец с выходом предпоследнего разряда накопительного сдвигающего регистра 8. Выход последрдз 1 зяда нако 11 цтелы 1 ого сдвцгдюшего3регистра 8 соединен с входом сумматора-вычитателя 2, выход последнего соединен с вторым входом сумматора-вычита)еля 3, основной вход которого соединен с выходом накопительного сдвигающего регисГра 10. Выход регистра одновременно соединен с входом сумматора 4, Выход последнего через сумматор-вычитатель 5 одновременно с выходом предпоследнего разряда накопительного сдвигающего регистра 8 связан с вторым входом сумматора-вычитателя 6, основнои вход которого соединен с выходом накопительного сдвигающего регистра 11 псевдоделителя,Знаковый разряд 22 накопительного сдвигающего регистра 11 через элемент 14 анализа значка псевдочастного соед 1 не)н с входами управления сумматоров-вычитателей 1, 2, 5, 6 и 7. Остальные разряды накопи)ельного сдвигающего,регистра 11 соединены с входами элемента 15 анализа сходимости. Выход элемента 15 анализа сходимости соединен с входом сброса 17 элемента управления 16. С выходов 18 - 21 элемента управления 16 ,на сдвигающие входы всех регистров и вход блока 13 формирования констант подаются тактовые сдвигающие импульсы. С выходов 18 и 19 в промежутках между серией тактовых сдвигающих импульсов для продвижения информации подается импульс для сдвига на один разряд вправо от запятой содержания накопителыных сдвигающих регистров 8 и 10.С выхода 20 аналогично подаются импульсы для сдвига на три разряда вправо от запятой содержания накопительного сдвигя 1 ощего регистра 9, выход которого соедипон с его входом. К второму входу сумматора-вычитателя 7 псевдоу множителя подключен:выход блока 13 формирования констант. Второй выход блока 13 формировапия Онстант связан с входом сумматора 4. Блок 13 формирования констант вырабатывает одновременно две константы 2 - ( 7+ 1) и 2 - 3( /+ 1)Процесс вычисления кубического корня Ооповап пя рязпостно-итерационном ялГОр 1 п. ме пз развостшях рскурре 1 тс 1 х соогношений,У,+1-э- ГХ,50 55 00 05 сдвиг вправо от двоичной запятой содержа- )1 Пякопигсльных сдвигавших регистров 8 и 10 па од)н разряд, а содержание накопительного сдвнгяющего регистра 9 на три разр)дя. Пос.10 эОГО начин аетс)1 продвижение информации ио всех регистрах для выполнеппя арифметических операций.После выполнения и + 1 игсраций и накопительном сдвигающем регистрс 11 содержание равно ул)о, ь накопительных сдвигающих регистрах 8, 9 и 10 наход)пся около нулевого значения, в накопительном сдвигаюцсм регистре 12 содержание равно искомой функции - кубическому кори 0 из заданного аргумента.Однако для большинства значений аргумента итерационный процесс сходится на итерации, помер которой меньше л. При этом в накопительном сдвига ющем реГистрс 11 содержание равно нулю, и элемент 5 1 О 15 20 2530 354045 Уо = О, Уу.). = У,+ 1 2 - )-)где- номер итерации,и - число двоичных разрядов аргумента.В основу вычислений положен принцип псевдоделения и псевдоумножения в итерационном процессе. Псевдооперации выполняются при помощи элементарных операций сложения - вычитания и сдвига. Цикл вычисления состоит из а + 1 итераций. В каждой итерации все разностные рекуррентные соотношения решаются параллельно, Каждое соотношение вычисляется последовательно за (п + пг + 3) тактов, где т - число дополнительных разрядов для компенсации погрешности усечения при сдвиге, 3 - максимальное число сдвигающих импульсов для предварительного сдвига.В начальном состоянии в накопительных сдвигающих регистрах 8, 10 и 12-нулевые значения, в регистре 9 - значение 0,375, а в регистр 11 заносится значение аргумента. Перед первым шагом сдвиг содержания регистров 8, 9 и 10 не производится. Сигнал д с выхода элемента 14 анализа знака псевдочастного определяет режим сложения или вычитания в сумматорах 1, 2, 5, 6 и 7, После каждой итерации определяется значение очередной цифры псевдочастного д для следующей итерации.В любой итерации с выходов 18 - 21 элемента управ единия 16 поступает серия тактовых сдвигающих импульсов для продвижения )и 1 формяцин в 1 акопительпых сдвиГяОщих регистрах, В зависимости от зпачсния цифры д в сумматорах-вычнтателях производится сложение, либо вычитяние содержаний соответствующих регист)ров согласно алгоритму. При этом результаты действий с выходов сумматоров-вычитателей записываются младшими разрядами вперед в освобождаю циеся при продвижении информации старшие разряды накопительных регистров.После кяждои итерации производится516037 Формула изобретения Составитель И. ДолгушеваТекред 3. Тараненко Корректор Л. Брахнина Редактор Т. Рыбалова Заказ 5194 Изд, М 1377 Тираж 864 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5МОТ, Загорский филиал 3анализа сходимости 15 выдает сигнал (У, = = О) на вход 17 сброса элемента управлейия 16, который прекращает выдавать тактовые сдвигающие импульсы на следующей итерации. В накопительном сдвигающем регистре 12 находится точное значение кубического корня, Благодаря асинхронному режиму ,работы вычислительного устройства быстродей. ствие дополнительно повышается более чем на 20%,Устройство для,вычисления кубического корня, содержащее накопительные сдвигающие регистры, управляющие входы которых соединены с соответствующими выходами блока управления; одноразрядные сумматоры, управляющие входы которых соединены с выходом элемента анализа знака, вход элемента анализа знака соединен с выходом знакового разряда накопительного сдвигающего регистра псевдоделителя, все выходы разрядов которого соединены с входами элемента 5 анализа сходимости, выход которой соединенс входом сброса элемента управления, отличающееся тем, что, с целью повышения быстродействия, оно дополнительно содержит одноразрядные сумматоры и блок формирова ния констант, первый выход которого соединен с входом одноразрядного комбинационного сумматора псевдоумножителя, второй выход блока формирования констант соеди.нен через два одноразрядных сумматора с уп равляемым входом одноразрядного сумматора псевдоделителя, выходы предпоследнего и последнего разрядов накопительного сдвигающего регистра первого псевдоумножителя соединены с входами соответствующих одно разрядных сумматоров.