Ячейка памяти

(54) (57) ЯЧЕЙКА ка ом из четы е ГОСУДАРСТВЕННЫЙ НОМИТЕГ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬПИЙ(56) 1. Авторское свидеТельство ССУ 822370, кл. С 11 С 11/40, 1981.2. Авторское свидетельство СССРВф 705523, кл, С 11 С 11/40, 1977(прототип). ПАМЯТИ, содержащая в жд р х каскадов первый и второй п - р - и ключевые транзисторы, база первого и - р - п ключевого транзистора соединена с первым коллектором второго и - р - и ключевого транзистора, тактирующий и - р - п-транзистор, база которого соединена с тактовой шиной, опорный и - р - п-транзистор, база которого соединена с эмиттерами и в , р - и ключевых транзисторов и общей шиной а эмиттер - с источником питания, коллекторы - с базами соответствующих п - р - п-транзисторов, о т л ич а ю щ а я с я тем, что, с целью повышения надежности за счет точной установки выходных значений токов ячейки памяти, в нее введены первый, второй, третий и четвертый и - р - и транзисторы связи, а в каждый каскад кроме последнего, введены третий и - р - и ключевой транзистор, первый и второй п - р - и согласующие транзисторы, в четвертый каскад введены первый блокировочвый и первый согласующий и - р - п-транзисторы, причем первый коллектор тактирующего и - р - и-транзистора соединенс тактовой шиной, второй коллектор -с базой первого и - р - и-транзистора связи, другие коллекторы - с базами и первыми коллекторами третьихи - р - и ключевых транзисторов ивторыми коллекторами вторых п - р - иключевых транзисторов, первый коллектор первого и - р - и транзистора саязи соединен с базой и первымколлектором второго, и - р - и-транзистора связи, второй коллектор которого. соединен с первым коллекторомтретьего и - р - и-транзистора связи,базой и соответствующим коллекторомвторого и - р - и ключевого транзистора первого каскада ячейки памяти,второй коллектор третьего и - р - итранзистора связи, соединенный сего базой и входной шиной, подключенк коллектору п - р - и-транзисторасвязи, база которого соединена свторым коллектором первого и - р - итранзистора связи, первый коллекторпервого и - р в .и ключевого транзистора соединен с его базой, второйколлектор соединен с базой первого,и - р - и ключевого транзистора последующего каскада, причем второйколлектор первого согласующегоп - р - п-транзисторачетвертого каскада соединен с базой первогои - р - и ключевого транзистора первого каскада ячейки памяти, а третийколлектор является выходом ячейкипамяти, база второго согласующегои .- р - и-транзитора первого, второго и третьего каскадов ячейки памяти соединена с его первым коллектором и вторым коллектором третьего1140165 п - р - п ключевого транзистора итретьим коллектором второго и - р - иключевого транзистора, второй коллектор второго и - р - п согласующеготранзистора соединен с базой и соответствующим коллектором второгои - р - и ключевого транзистора поФИзобретение относится к вычитательной технике и предназначено дляпостроения БИС.Известны инжекционные ячейки памяти, содержащие триггер на 5и - р - и-транзисторах и инжектирующие р - и - р-транзисторы, коллекторы которых соединены с базамии - р - и-транзисторов 1.1 3Недостатками известных ячеек 10являются незначительные функциональные возможности, ограниченные одновходовой операцией сдвига информации,и ограничение по количествузапоминаемых входных уровней; , 15Известна также схема динамического логического элемента, содержащего триггер на а - р - и-транзисторах, инжектирующие р - и " ртранзисторы, базы которых соединены 20 с эмиттерами и - р - и-транзисторови шиной нулевого потенциала.Схема имеет более широкие функциональные воэможности, однако может оперировать цифровыми сигнала ми лишь двух логических уровней.Наиболее близкой к предлагаемой является ячейка памяти, которая содержит триггеры-компараторы, входной р - и - р-транзистор, коллекто- З 0 рц которого соответственно соединены с базами первых и - р - п-транзисторов триггеров, схема содержит также блокировочнцй многокодлекторный п - р - п-транзистор, опоРНЮ 35 многоколлекторный р - и - р"транзистор, р - и " р"транзистор связи, коллекторы которого соответственно соединены с базами триггеров-компараторов, эмиттер " с базой блокировочного транзистора и тактовой шиной, эмиттеры и - р - п"транзисторов и базы р - и - р-транзисторов объеди. иены с шиной нулевого потенциала 2;,. следующего каскада ячейки памя -ти , база и коллектор блокировочного п - р - и - транзистораподключены к соответствующимобъединенным коллекторам пер -вого и второго и - р - и - ключевых транзисторов. К недостаткам известного устройства относятся использование генератора опорных импульсов; использование различных источников напряжения для записи входной информациии ее хранения, что неизбежно приводитк.неоднозначности результатов; использование в качестве развязывающихгоризонтальных р - и - р-транзисторов, которые в силу своей электрофизической симметрии требуют соблюдения строгого потенциального режима, т.е. требуют на выходе устройства испольэовать схему с низкимвходным сопротивлением. Все это приводит к усложнению и удорожанию технологии изготовления указанного устройства в микроэлектронном исполнении,Цель изобретения - повышение надежности ячейки памяти за счет точной установки выходных значений токов.Поставленная цель достигаетсятем, что ячейка памяти, содержащаяв каждом иэ четырех каскадов первыйи второй и - р - и ключевые транзисторы, база первого п - р - иключевого транзистора соединенас первьи коллектором второгои - р - а ключевого транзистора,тактирующий п - р - п-транзистор,база которого соединена с тактовойшиной, опорный и - р - п-транзистор,база которого соединена с эмиттерами и - р - и ключевых транзисторови общей шиной, а эмиттер - с источником питания, коллекторы - с базами соответствующих и - р - и-транзисторов, дополнительно содержитпервый, второй, третий и четвертыйи - р - и-транзисторы связи, а в каждый каскад, кроме последнего, внедевы третий и - р - и ключевой тран1140165 зистор, первый и второй и - р - и согласующие транзисторы, в четвер- тый каскад введены первый блокировочный и первый согласующий и - р - и- транзисторы, причем первый коллектор тактирующего и - р - и-транзистора соединен с тактовой шиной, второй коллектор - с базой первого и - р в и- , транзистора связи, другие коллекторы - с базами и первыми коллектора- О ми третьих и - р - и ключевых транзисторов и вторыми коллекторами вторых и - р - и ключевых транзисторов, первый коллектор первого и в р - и- транзистора связи соединен с базой 15 и первым коллектором второго и - р - и- транзистора связи, второй коллектор которого соединен с первым коллекто- ром третьего и - р - и-транзистора связи, базой и соответствующим кол О лектором второго и - р - и ключевого транзистора первого каскада ячейки памяти, второй коллектор третьего и - р - и-транзистора связи, соединенный с его базой и входной шиной, подключен к коллектору и - р - и- транзистора связи, база которого соединена с вторым коллектором первого и - р - и-транзистора связи, первый коллектор первого и - р - и ключево- ЗО го транзистора соединен с его базой, а второй коллектор соединен с базой первого и в . р - и ключевого транзистора последующего каскада, причем второй коллектор первого согласующего и - р - и-транзистора четвертого каскада соединен с базой первого и - р - и ключевого транзистора первого каскада ячейки памяти; а третий коллектор является выходом ячейки памяти, ба О за второго согласующего и - р - и- транзистора первого, второго и третьего каскадов ячейки памяти соединена с его первым коллектором и вторым коллектором третьего и - р - и клю чевого транзистора и третьим коллектором второго и - р - и ключевого транзистора, .второй коллектор второго и - р - и согласующего транзисторасоединен с базой и соответствующим коллектором второго и - р - и ключевого транзистора последующего каскада ячейки памяти, база и коллектор блакировочного и - р - и-транэистора подключены к соответствующим обьеди- у йенньи коллекторам первого и второго и - р - й ключевых транзисторов. 4На фиг. 1 приведена электрическая принципиальная схема ячейки памяти для четырехуровневого входного сигнала; на фиг. 2 - функциональная схема устройства, поясняющая принцип ее работьц на фиг, 3 - временная диаграмма работы устройства,Ячейка памяти (фиг. 1) содержит многоколлекторный и - р - и-транзистор 1, связан тактирующий многоколлекторный и - р - и-транзистор 2,и - р - и-транзисторы 3, 4 и 5 связи, первые ключевые многоколлекторные и - р - и-транэисторы 6-9, вторые ключевые и - р - и-транзисторы 10-13, третьи ключевые многоколлекторные и - р - и-транзисторы 14, 15и 6, блокировочные п - р - ивтранзисторы 17-20, согласующиег и - р - и-транзисторы 21-27, опорный многоколлекторный р - и - ртранзистор, который для облегчениячтения чертежа обозначен источниками тока, каждый иэ которых есть коллектор опорного р - р - р-транзистора, величина токов обозначена цифрами в относительных единицах, причем величины токов устанавливаются путем изменения соотношений длин базовой и инжектирующей р-областей.База транзистора 1 соединена с вторым коллектором транзистора 2 и с одним из коллекторов транзистора 28, база и первый коллектор транзистора 2 соединены с тактовой шиной,коллектор транзистора 1 соединен сбазой и коллектором транзистора 5 и источником тока величиной 3 едини-цы, второй коллектор транзистора 1соединен с источником тока (О;5 единиц) и базой транзистора 4, коллектор которого соединен с входной шиной,базой и первым коллектором транзистора 3, вторые коллекторы транзисторов 3 и 5, соединены с базой и первым коллектором транзистора 10, вторые коллекторы, транзисторов 10-13соединены соответственно с базой и первым коллектором транзисторов 6-9 и вторыми коллекторами согласующихтранзисторов 2721, 23 и 25, коллек"торы транзистора 2 соедийены соответ-ственно с базой и первым коллекторомтранзисторов 14, 15 и 16, третьими коллекторами транзисторов 10, 11 и12, четвертые коллекторы транзисторов 10-13 соединены соответственно с коллекторами транзисторов 17-20,вторыми коллекторами транзисторов 6-9, базой и первым коллектором согласующих транзисторов 21, 23, 25 . и 27, пятые коллекторы транзисторов : 10-13 соединены соответственно с ба зой транзисторов 17-20 и третьими коллекторами транзисторов 6-9, шестые коллекторы транзисторов 10-13 соединены с вторыми коллекторами транзисторов 14, 15 и 16, базой и первым коллектором транзисторов 22, 24 и 26.На фиг. 2 изображены элементы 28" 34, объединенные в функциональную схему ячейки памяти.Работает устройство в двух режимах: режиме записи и режиме хранения. Для четырехуровневой ячейки подаются тактирующие импульсы амплитудой 2 единицы - для записи, 3 еди О ницы - дпя хранения записанной информации (фиг. 3).Рассмотрим работу устройства по функциональной схеме (фиг. 2). Тактирующие импульсы подаются на входной мультиплексор - транзисторы 1, 3, 4 и 5 (фиг. 1), который подключает в режиме записи на первые входы элементов 28 и 32 входной ток, а на второй вход элементов 32, 33 ЗО и 34 - ток, равный 3 единицам в режиме хранения на первые входы элементов 28 и 32 подается сигнал величиной 3 единицы, а на второй вход элементов 32, 33 и 34 - ток величиной 2 единицы. Логические элементы 28-34, реализуют функциюх+1 прих х1шп(х; х )+1х 2+ 1 при х ъ х 2. 40 Если ячейка памяти хранит нулевой сигнал, т.е. на выходе элемента 31 формируется сигнал нулевого уровня, то, так как на втором входе элемен з та 28 формируется сигнал величиной 3 единицы, выход элемента 28 имеет сигнал единичного уровня, на .первом входе элемента 32 формируется сигнал 3 единицы, на втором входе .- 1 о 2 единицы, на входе элемента 32 - сигнал 3 единицы. Аналогичные значения сигналов формируются на выходах элементов 33 и 34. Таким образом, на выходе элемента 29 присутствует сигнал 2 единицы,ва выходе элемента 30 - 3 единицы, на выходе элемента 31 - нулевой сигнал, который подается на первый вход элемента 28. Следовательно, цепь замкнута и на выходе ячейки памяти постоянно сохраняется нулевой сигнал до прихода импульса записи,Если по тактовому импульсу на первые входы элементов 28 и 32 подается сигнал единичного уровня, на выходах элементов 28, 29 и 30 сохраняются значения сигналов, равных 1,2 и 3 единицам, а на выходах элементов 32, 33 и 34 соответственно устанавливаются значения сигналов, равных2, 3 и 0 единицам. Таким образом, через некоторое время после подачи тактового импульса на первом входе эле.мента 31 формируется сигнал 3 единицы, на втором - О единиц, а на выходе устройства - единичный сигнал,равный входному сигналу (единичныйуровень). При этом на выходах элементов 28, 29 и 30 соответственно устанавливаются сигналы 2, 3 и О единиц.Подача на шину управления сигналахранения (сигнала трех уровней) приводит к установлению на выходах элементов 32, 33 и 34 уровней сигналов,равных 3 единицам, а элементы 28-31сохраняют свое состояние,По данной структуре возможно построить И-уровневую ячейку памяти.Транзисторы 1-5 (фиг. 1) обеспечивают управление ячейкой памяти, подключают к ней управляющие и входнойсигчапы. Элемент 28 (фиг. 2) выполнен на транзисторах 6, 10, 17 и 27,элемент 32 выполнен на транзисторах10 и 14, элемент 29 построен на транзисторах 21, 22, 7, 11, 15 и 18,элемент 33 - на транзисторах 22, 11,15 и 18, элементы 30 и 31 соответственно состоят иэ транзисторов 23,24, 8, 12, 19, 25, 26, 9, 13, 20,элемент 34 построен на транзисторах24, 12, 16 и 19.Если ячейка памяти находится врежиме хранения нулевого уровня,то на тактовой шике формируется сигнал 3 единицы (фиг. 3), коплекторныйток транзистора 2 равен 3 единицам,поэтому транзисторы 1, 14, 15 и 16закрыты, Транзистор 4 открыт и своим коллектором шунтирует вход транзистора 3, Коплекторный ток транзистора 5 равен 3 единицам, поэтомуна входе транзистора 10 формируетсянулевой входной ток. Так как транзисторы 14, 15 и 16 закрыты, то вход1140 165 10 7ной ток транзисторов 22, 24, 26 равен 4 единицам, а входные токи транзисторов 11, 12 и 13 - нулюТаккак ячейка памяти хранит нулевой токто входной ток транзистора 6 равен 5нулю, а входной ток транзистора18 - 0,5 единицам. Так как коллекторные токи транзисторов 6 и 10 равны нулю, то ток, инжектируемый навход транзистора 21, шунтируетсятранзистором 17, поэтому входной токФ,а следовательно, коллекторный токтранзистора 21 равен нулю. Соответственно, входной ток транзистора 7равен 3 единицам, а входной токтранзистора 23 - 1 единице, Тогдавходной ток транзисторов 8 и 25 равен 2 единицам, входной ток транзистора 27 - 3 единицам, а ток,поступающий на вход транзистора 6,равен О. Таким образом, ячейка памяти приходит в устойчивое состояние,Предположим, что при переходеячейки памяти в режим записи (натактовой шине 2 единицы) на входеформируется ток, равный. 1 единице.В этом случае транзистор 1 открывается, транзисторы 4 и 5 - закрываются, поэтому входной ток транзистора 10 равен для данного случая 2 ЗОединицам. Входные токи транзисторов14, 15 и 16 равны единице. Транзистор 14 закрывается транзистором 1 О,коллекторный ток которого равен 2единицам, поэтому коллекторный ток . ЗЗтранзистора 14 равен О, а входной ток тРанзистоРа 22 - 2 единиц Аналогично, входной ток транзисторов 11 - 1 единица, 24 - 3 единицы 12 - 0 единиц, 26 - 3 единицы, 13- 0 единиц. При этом изменяют свои . значения входные токи транзисторов .2 1, 7, 23, 8, 25, 9 и 27, которые становятся соответственно равными 2 1, 3, О, О, 3 и 1.единицам. Таким образом, на выходе устройства устанавливается значение входного тока. После окончания переходного процесса можно подать на тактовую шину значение тока 3 единицы, пере-водя устройство в режим хранения,Таким образом, устройство позволяет хранить необходимое число уров" ней входного сигнала, при этом возможна дискретизация аналогового непрерывного входного сигнала по уровню и времени. В предлагаемом устройстве не используются переинжектирующие р-области, образующие р - и - р-транзисторы, обладающие электрофизической симметрией. Поэтому изобретение позволяет на ЗОУ. и более повысить точность установления дозаписи) выходных уровней по сравнению с известным устройством. При этом однородность. предлагаемого устройства (так как последнее можно реализовагь на идентичных ячейках) упрощает процесс проектирования, изготовления и тестирования устройства, его эксплуатацию.