Логическое запоминающее устройство

хов яю ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ ОПИСАНИЕ Н дв 0 ИРЕ 1 ВЪС(56) 1. Патент СНА У 3346844,кл. 340-146.2, опублик, 1967.2. Авторское свидетельство СССВ 858104, кл. С 11 С 15/00, 1979(54)(57) ЛОГИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее генератор импульсов, элемент ИЛИ, триггер, регистр адреса, счетчик адреса, первый, второй и третий накопители, блок сравнения, первый элемент И, счетчик числа совпадений и порого" вый элемент, причем первый вход триггера соединен с первым входом элемента ИЛИ, .выход которого подключен к входу счетчика адреса, выходы которого соединены с входами установки адреса первого накопителя, информационный вход которого является первым информационным входом устройства, входы установки адреса второго накопителя соединены с входами установки третьего накопителя, выход бло ка сравнения подключен к первому входу первого элемента И, выход которого соединен с входом счетчика числа совпадений, выходы которого подключены к одному иэ входов порогового элемента, выход которого является выходом устройства, о т л и - ч.а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены распределитель сигналов, формирователи сигналов, формиро,ЯО 1140172 А ватель пачки импульсов, второй итретий элемент И, элементы НЕ, блокввода начального адреса, сумматор,мультиплексор, четвертый накопитель,мажоритарные элементы, счетчик порогового числа совпадений, причем выход генератора импульсов подключенк первому входу первого формирователя сигналов и к входу распределителя сигналов, первый выход которогосоединен с первыми входами второгои третьего формирователей сигналов и формирователя пачки импульсов ивходом первого элемента НЕ, второйвход второго формирователя сигналовявляется синхрониэирующим входомустройства, первый выход подключенк первому входу триггера, а второйвыход - к второму входу третьегоформирователя сигналов, выход которого подключен к вторым входам первоготриггера и формирователя пачки импульсов, первый выход которого соединен с третьими входами второго итретьего формирователей сигналов, авторой выход - с вторым входом эле-мента ИЛИ, выход триггера подключенк первому входу второго элемента И,второй вход которого подключен к выходу первого элемента НЕ, а выход -к управляющему входу первого накопителя, третий выход формирователя пач.ки импульсов соединен с первым входом сумматора, второй вход которогоподключен к выходу регистра адреса,информационный вход которого подключен к информационному выходу блока ввода начального адреса, управлявыход которого соединен с вторымдом первого формирователя сигналвыход которого подключен к управлКорре сее одписн Тирак 5 ИИПИ Государстве делам изобрвт Москва, Е-Э 5, 1130 Укгород, ул. Проектная Редактор ЛЗаказ 2 бб/ фйатент", г. го комитета СРнй и открытий ущская наб., д, 4114 щим входам регистра адреса и блока ввода начального адреса, информационные входы которого и информационные входы второго, третьего и четвертого накопителей являются вторым ин формационным входом устройства, а адресный вход подключен к выходу второго элемента НЕ, первый вход мультиплексора является адресным входом устройства, второй вход подключен к выходу сумматора, а выход - к входам установки адреса второго, третьего и четвертого накопителей, управляющие входы которых, управляющий вход мультиплексора и вход второго элемента НЕ являются управляющим входом устройства, выходы нако 0172пителей подключены к входам соотЬетствующих мажоритарншх элементов,выходы первого и второго мажоритарных элементов соединены соответственно с первым и вторым входами блока сравнения, выход третьего мажоритарного элемента подключен к второмувходу первого элемента И, третийвход которого соединен с вторым выходом распределителя сигналов и с первым входом третьего элемента И,второй вход которого подключен к вы- .,ходу четвертого мажоритарного элемента, а выход - к входу счетчика порогового числа совпадений, выходы которого соединены с другим входом порогового элемента.1Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может. быть использовано для анализа комбинаций двоичного кода. . 5Известно логическое запоминающее устройство, содержащее регистр сдвига входного сигнала, прямой выход каждого разряда которого соединен с первым входом одного из элементов И, 1 О выходы которых соединены с соответствующими шинами считывания запоминающего устройства на магнитных сердечниках, в которое постоянно "зашиты" эталоны, а вторые входы 15 объединены между собой, на них поданы импульсы считывания, причем выходы запоминающего устройства подключе" ны к пороговым устройствам13.Недостатком этого устройства яв ляется то, что в нем не предусмотрена воэможность смены эталонов в процессе работы, что ограничивает его функциональные воэможности.Наиболее близким к предлагаемому 25 является логическое запоминающее устройство, состоящее. из генератора импульсов, триггера, элемента ИЛИ, регистра адреса, счетчика адреса, трех накопителей, схемы сравнения, ЗО элемента И, счетчика совпадений и по рогового элемента, причем первые входы триггера и элемента ИЛИ соединены между собой выход элемента ИЛИ 1подключен к входу счетчика адреса, выходы которого соединены с входами установки адреса первого накопителя, информационный вход которого является входом устройства, входы установки адреса второго и третьего накопителей соединены между собой, выход схемы сравнения подключен к первому входу элемента И, выходы счетчика совпадений подключены к первымвходам порогового элемента, выход которого является выходом устройства. Принцип действия этого логического запоминающего устройства заключается в том, что информация в последовательном коде заносится в него, затем его содержимое сравнивается с содержимым запоминающего устройства, в котором хранится эталонная последовательность, на результат сравнения накладывается маска, определяющая совокупность признаков, по которым входящая последовательность импульсов сравнивается с эталонной, число совпадений импульсов входящей последовательности и эталонной подсчитывается счетчиком и поступает на вход порогового элемента, где сравнивается с пороговым числом совпадений, результат сравнения поступает на выход устройства 2.Недостатками этого устройства являются ограниченность его функциональных возможностей, поскольку непредусмотрены стыковка устройства с микро-ЭВМ для более оперативной смены эталонной комбинации в процессе работы, а также воэможность оперативного изменения порогового числа совпадений, и низкая надежность устройства вследствие отсутствия дублирования входящей двоичной комбинации, эталонной комбинации и маски, 10Цель изобретения - повышение надежности устройства.Поставленная цель достигается тем, что в логическое запоминающее устройство, содержащее генератор им пульсов, элемент ИЛИ, триггер, регистр адреса, счетчик адреса, первый, второй и третий накопители, блок сравнения, первый элемент И, счетчик. числа совпадений и порого вый элемент, причем первый вход триггера соединен с первым входом элемента ИЛИ, выход которого подключен к входу счетчика адреса, выходы которого соединены с входами установ ки адреса первого накопителя, информационный вход которого является первым информационным входом устройства, входы установки адреса второго накопителя соединены с входами уста- щковки третьего накопителя, выход блока сравнения подключен к первому входу первого элемента И, выход которого соединен с входом счетчика числа совпадений выходы кОтОРОГО подключены к одному из, входов порогового эле- мента, выход которого является выходом устройства, введены распределитель сигналов, формирователи сигналов, формирователь пачки импуль О сов, второй и третий элемент И, элементы НЕ, блок ввода начального адреса, сумматор, мультиплексор, четвертый накопитель, мажоритарные элементы, счетчик порогового числа совпа дений, причем выход генератора импульсов подключен к первому входу первого формирователя сигналов и к входу распределителя сигналов, первый выход которого соединен с первыО ми входами второго и третьего формирователей сигналов и формирователя пачки импульсов и входом первого элемента НЕ, второй вход второго формирователя сигналов является синхрони-.зирующим входом устройства, первый выход подключен к первому входу триггера, а второй выход - к второму входу третьего формирователя сигналов,выход которого подключен к вторымвходам первого триггера и формирователя пачки импульсов, первый выходкоторого соединен с третьими входамивторого и третьего формирователейсигналов, а второй выход - с вторымвходом элемента ИЛИ, выход триггераподключен к первому входу второгоэлемента И, второй вход которогоподключен к выходу первого элемента НЕ, а выход - к управляющемувходу первого накопителя, третийвыход формирователя пачки импульсовсоединен с первым входом сумматора,второй вход которого подключен квыходу регистра адреса, информационный вход которого подключен к информационному выходу блока ввода начального адреса, управляющий выход которого соединен с вторым входом перво-.го формирователя сигналов, выход ко 1 торого подключен к управляющим входам регистра адреса и блока ввода начального адреса, информационныевходы которого и информационные входы второго, третьего и четвертогонакопителей являются вторым информационным входом устройства, а адресный вход подключен к выходу второгоэлемента НЕ, первый вход мультиплексора является адресным входом устройства, второй вход подключен квыходу сумматора, а выход - к входамустановки адреса второго, третьегои четвертого накопителей, управляющиевходыкоторых, управляющий вход мультиплексора и вход второго элементаНЕ являются управляющим входом устройства, выходы накопителей подключенык входам соответствующих мажоритарных элементов, выходы первого ивторого мажоритарных элементов соединены соответственно с первым и вторымвходами блока сравнения, выход третьего мажоритарного элемента подключенк второму входу первого элемента И,третий вход которого соединен с вто 1рым выходом распределителя сигналови с первым входом третьего элемента И,второй вход которого подключен квыходу четвертого мажоритарного элемента, а выход - к входу счетчика порогового числа совпадений, выходыкоторого соединены с другим входомпорогового элемента,На фиг, 1 представлена структурная схема предлагаемого устройства;на фиг. 2 - функциональная схема формирователя сигналов; на фиг. 3 - структурная схема формирователя пачки импульсов.Логическое запоминающее устройст во содержит (фиг, 1) генератор 1 импульсов, распределитель 2 сигналов, первый 3, второй 4 и третий 5 формирователи сигналов, первый 6 и второй 7 элементы НЕ, формирователь 8 пачки импульсов, имеющий входы 9 и 10 и выходы 11-13, первый триггер 14, элемент ИЛИ 15, счетчик 16 адреса, первый 17, второй 18 и третий 19 элементы И, блок 20 ввода начального адреса, имеющий входы 21 и 22 и выходы 23 и 24, вход 25 регистра 26 адреса, сумматор 27, мультиплексор 28, первый 29, второй 30, третий 31 и четвертый 32 накопители, имеющие 20 соответственно информационные входы 33-36, входы 37-40 установки адреса и управляющие входы 41-44, первый 45, второй 46, третий 47 и четвертый 48 мажоритарные элементы, блок 49 срав нения, счетчик 50 числа совпадений, счетчик 51 порогового числа совпаде-, ний и пороговый элемент 52.формирователь 4 сигналов (фиг,2) содержит второй 53 и третий 54 триг- ЗО геры и элемент И-НЕ 55 и работает следующим образом.На первый вход элемента И-НЕ 55, соединенный с синхронизирующими входами триггеров 53 и 54 и являющий- д 5 ся первым входом формирователя, подаются синхронизирующие импульсы На вход данных триггера 53, являющийся входом формирователя, поступает запускающий импульс длительностью Й,40 при этом 71 ) 2 ф где Т длитель нОсть синхроимпульсов. При этом на выходе триггера 53, соединенном с вторым входом элемента И-НЕ 55 и с входом данных триггера 54, в момент 45 прихода первого синхроимпульса в период времени 7 появляется единичный потенциал. На инверсном выходе триггера 54, подключенном к третьему входу элемента И-НЕ 55,появляется 50 нулевой потенциал в момент прихода второго в период времени 7 синхро 1 импульса. Таким образом, на выходе элемента И-НЕ 55, являющемся первым выходом формирователя, формируется 55 нулевой импульс длительностьюсоответствующий по времени первому в период временисинхроимпульсу,На прямом выходе триггера 54, являющемся вторым выходом формирователя,устанавливается единичный потенциалв момент прихода второго в периодвременисинхроимпульса. Сбростриггеров 53 и 54 в состояние "0"осуществляется с приходом на третийвход формирователя, соединенный свходами установки в "0" триггеров53 и 54, импульса сброса.Состав и работа формирователей3 и 5 сигналов аналогичны составуи работе формирователя 4.формирователь 8 пачки импульсов(фиг. 3) состоит из четвертого 56 ипятого 57 триггеров, третьего 58 ичетвертого 59 элементов НЕ, четвертого элемента И 60, четвертого 61 ипятого 62 формирователей сигналови счетчика 63.формирователь 8 пачки импульсовработает следующим образом,На вход 9 поступают синхроимпульсы, на вход 10 - запускающий импульс,который переключает триггер 56 всостояние "1". Единичный потенциалс выхода триггера 56 поступает навход элемента И 60 и открывает егодля прохождения синхроимпульсов, которые с выхода этого элемента проходят на выход 12 формирователя и черезэлемент НЕ 58 на вход счетчика 63,который настроен на счет Я импульсов(Я - длина эталонной комбинации). Сприходом Я-го синхроимпульса на выходе счетчика 63 появляется сигналпереполнения, переключающий триггер57 в состояние "1". Единичный потенциал с выхода триггера 57 запускает формирователь 61, на первом выходе которого появляется импульс, сбрасывающий в состояние"Офтриггеры 56и 57 и через элемент НЕ 59 счетчик 63)а на втором выходе - единичный потен-.циал, запускающий формирователь 62,на выходе которого с приходом следующего синхроимпульса появляется им-:.пульс, поступающий на выход 11 формирователя 8 пачки импульсов. Такимобразом, на выход 12 формирователя 8проходит пачка из Я импульсов, навыход 11 - импульс, сигнализирующийоб окончании прохождения пачки из Яимпульсов, на выход 13 - коды чисел,последовательно меняющихся от 1 до Я.формирователи 61 и 62 аналогичны по составу и принципу работы формирователю 4.Блок 20 ввода начального адреса может быть реализован на БИС К 580 ИК 55, Его вход 22 предназначен для выбора кристалла БИС, выход 24 и вход 25 - для обмена сигналами с формировате лем 3.Накопители 29, 30, 31 и 32 выполнены на полупроводниковых запоминающих схемах, причем каждый накопитель имеет три независимые области памяти(например, 29, 29 и.и 29 ц для накопителя 29), соответствующие входы которых соединены между собой. Управляющие входы 41-44 соответственно накопителей 29-32 предназначены для управления режимами записи-считывания.Работа устройства заключается в следующем,Устройство позволяет анализировать комбинации двоичного кода произвольной длины, не превышающей объема первого накопителя 29, и работает в режимах "Запись эталона" и "Анализ . 25Режим "Запись эталона".На управляющем входе устройства устанавливается потенциал, переключающий накопители 30-32 в режим "Запись" и открывающий одни из входов ЗО бит принимает значение "1, если соответствующий ему бит эталонной комбинации учитывается при анализепринимаемой комбинации, или "0" впротивном случае, одновременно вчетвертый накопитель 32 заносится,первый бит такой двоичный комбинации, что сумма битов, принимающихзначение "1", соответствует пороговому числу совпадений битов прини 50 маемой и эталонной комбинаций, учи тывающемуся при анализе принимаемой комбинации. В каждом накопителе запись производится в три независимых мультиплексора 28. На адресных входах устройства устанавливается в двоичном коде число, не превышающее М,такое, что Ь-М = В, где Ь - некоторое, например максимально возможное, З 5число, которое может находиться всчетчике 16 адреса. Во второй накопи,тель 30 заносится первый бит эталонной комбинации, в третий накопитель31 - первый бит маски, которая представляет собой комбинацию двоичного,кода, содержащую, как и эталоннаякомбинация, И битов и характеризующуюся тем, что в ней определенный области памяти, соответственно обозначенных для второго накопителя 3030 ц и 30 щ, для третьего накопителя 31, 31", 31 ш и для четвертогонакопителя 32, 32 ц и 32 о . Затемчисло, установленное на адресныхвходах устройства, последовательноувеличивается на единицу синхроннос изменениеМ на информационных входах битов эталонной комбинации,маски и комбинации порогового числасовпадений до тех пор, пока во второй 30, третий 31 и четвертый 32накопители не будет занесено по Обитов соответствующих двоичных ком- .бинаций, причем в каждом накопителеэти комбинации занимают последовательно Б ячеек. Затем на управляющемвходе устройства устанавливается по"тенциал, соответствукщий режиму считывания, Этот потенциал переключаетвторой 30, третий 31 и четвертый 32накопители в режим "Считывание",открывает другие входы мультиплексора 28 и, проинвертированный элементом НЕ 7, поступает на вход 22блока 20 ввода, подготавливая егок приему данных. После этого устройство может работать в режиме "Анализ".Режим "Анализ".Тактовые импульсы, сопровождающиедвоичнокодированную информацию и со-ответствующие во времени началу каждого бита, поступают на синхронизирующий вход устройства. На вход распределителя 2 поступают импульсыс генератора 1, следующие с частотой Р, значение которой удовлетворяет условию РИЕ, где Е- частотаследования тактовых импульсов,Синхрониэирующие импульсы длительностью 1/6 Р с частотой Р с первоговыхода распределителя 2 поступаютна входы формирователей 4 и 5 иформирователя 8 пачки импульсов.Тактовый импульс, поступающий насинхронизирующий вход устройства,запускает формирователь 4, оторыйформирует на своем первом выходе.единичный импульс длительностью 1/6 Р,соответствующий по времени началутактового импульса длительностью1/Е, Импульс с первого выхода формирователя 4 переключает триггер 14 всостояние "1" и через элемент ИЛИ 15проходит на вход счетчике 16 адреса. Потенциал с второго выхода формирователя 4 запускает формирова1140172 10Сумматор 27 суммирует код начального адреса с последовательно меняющимися кодами чисел от 1 до И, результат суммирования через мульти 5 плексор 28 поступает на входы 38-40установки адреса соответственно накопителей 30-32, Информация с выхо;дов трех областей памяти каждого накопителя 29-32 поступает на три10входа соответственно мажоритарныхэлементов 45-48, которые на своихвыходах формируют коды, соответствую1 щие кодам на любых хотя бы двух ихвходах.В интервале времени фС=1 Я междудвумя соседними тактовыми импульсамииз второго 30, третьего 31 и четвертого 32 накопителей считываются всеН битов эталонной комбинации, маскии комбинации порогового числа сов"падений соответственно. За это жевремя 7 в первый накопитель 29 записывается один бит поступающей наего информационный вход 33 двоичнокодированной информации и считывается комбинация из И ранее записанныхбитов, включая бит, записанный вэтот же интервал времени ь . Приэтом бит, записанный последним во 30 времени, считывается последним вкомбинации, т.е. если последняязапись производится в 1-ю ячейку .первого накопителя 29, то считываниеначинается (1+1)-й ячейкой и эаканЗ чивается 1-й ячейкой, что обеспечивается автоматическим сбросомсчетчика 16 после поступления наего вход очередной пачки импульсов.Так как в интервалах времени Г к 40 первому накопителю 29 обращение производится 0+1 раз (1 раз - запись,В раэ - считывание), а к второму 30,третьему .31 и четвертому 32 накопителям - только 0 раз (считывание), 45 то в каждый последующий интервалвремени при побитном сравнении принимаемой и эталонной комбинаций бит,находящийся в ь-й ячейке первого накопителя 29, последовательно сравни вается с битом, хранящимся в -й,(х)-й, (х)-й, (1-3)-й, , Т-й,0-1)-й, , (1+2) -й, (1+1) -й ячейтель 5, на выходе которого формиру -ется импульс длительностью 1/6 Р,сдвинутый во времени на 1/Р относительно импульса на выходе формирова:теля 4. Этот импульс переключает. триггер 14 в состояние "0" и запускает формирователь 8, формирующийна выходе 11 импульс сброса в начальное состояние формирователей 4 и 5,а на выходе 12 - пачку из Н импульсов, проходящих через элемент ИЛИ 15на вход счетчика 16. С выхода триггера 14 на вход элемента И 18 поступает импульс длительностью 1/Р, соот-ветствующий по времени своим передним фронтом началу тактового импульса, одновременно на другой вход элемента И 18 поступают проинвертированные элементом НЕ 6 импульсы с первого выхода распределителя 2. ЭлементИ 18 Формирует на своем выходе импульс записи, поступающий на вход 41первого накопителя 29 и переключающий последний в режим "Запись". Приэтом бит информации, поступающий наинформационный .вход устройства, записывается накопителем 29 в ячейкупамяти с адресом, выставленным навыходах счетчика 16, После окончания записи в первый накопитель 29изменяется потенциал на его входе 41и переключает накопитель 29 в режим"Считывание". На входе устройстваустанавливается код начального адреса, определяющий номер ячейки, скоторой. начинается считывание накопителей 30, 31 и 32, и принимаемыйпо входам 21 блоком 20 под действиемуправляющего сигнала на его входе 22.После. приема информации на выходе24 блока 20 появляется сигнал, запускающий формирователь 3, на первый вход которого поступают синхронизирующие импульсы с выхода генератора 1, формирователь 3 формируетна своем выходе импульс, поступающийна вход 25 блока 20, подготавливаяпоследний к приему новой информации,и на вход регистра 26, который поддействием управляющего сигнала переписывает код начального адресас выходов 23 блока 20. Код начального адреса с выходов регистра 26 заносится,на одни входы сумматора 27,на другие входы которого поступают 55коды чисел, последоватЕльно меняющихся от 1 до В, с выходов 13 Формирователя 8,ке второго накопителя 30, после чего в (+1)-ю ячейку первого накопи-теля 29 записывается другой бит принимаемой двоичнокодированной информации, т.е, сравнение проводитсятаким образом, что принимаемая ком1140бинация в каждом следующем интервале 7 при сравнении с эталонной комбинацией как бы сдвигается относительно последней на один бит,Сравниваемые биты принимаемой и 5эталонной комбинаций выставляются навыходах соответственно первого 45 ивторого 46 мажоритарных элементов.При совпадении сравниваемых битовблок 49 сравнения вырабатывает им Опульс, поступающий на вход элемента И 17, на другой вход которогоподается соответствующий бнт маскис выхода третьего мажоритарного элемента 47, а на третий вход - стробирующие импульсы длительностью .1/3 Гс второго выхода распределителя 2,сдвинутые во времени на 1/3 Р относительно импульсов на первом выходепоследнего. Те же стробирующне импульсы подаются на вход элемента И 19,Если данный бит в эталонной комбинации учитывается при анализе принимаемой информации, т,е. значение, 25 соответствующего бита маски "1", импульс с выхода блока 49, простробированный на элементе И 17, проходит на вход счетчика 50, увеличивая егоеостояние на единицу, в противном ЗО случае состояние. счетчика 50 не изме. няется. 172 2Счетчик 51 подсчитывает число единичных битов комбинации порогового числа совпадений, которые, простробированные на элементе И 19, проходят на вход счетчика 51 с выхода, четвертого мажоритарного элемента 48.При превышении числом, поступающим с выхода счетчика 50 на одни входы порогового элемента 52, числа, задаваемого на его других входах счетчиком 51, на выходе порогового элемента 52 появляется сигнал обнаружения заданной кодовой комбинации.Изобретение позволяет расширить функциональные возможности устройства путем обеспечения возможности оперативной смены порогового числа совпадений битов принимаемой и эталонной комбинаций, возможности подключений устройства к микро-ЭВМ или микропроцессорной системе, имеющим интерфейс "общая шина", и возможности обращения к различным эталонным комбинациям, соответствуещнм им маскам и комбинациям порогового числа совпадений, из числа хранящихся в накопителях, за .счет введения кода начального адреса накопителей, а также повысить надежность устройства путем введения мажоритарных элементов и трех независимых областей памяти в каждом накопителе.