Многовходовой знакоразрядный сумматор

1027716 суылатора, выход второго элемента ИЛ подключен к первым входам третьего элемента И и сумматора по модулю два, вторые входы которых соединены с выходом третьего элемента ИЛИ; а выходы подключены соответственно к ( и)-му и и-му входам операнда комбинационного сумматора, первый, второй и третий входы знака которого являются соответственно .первым, вторым и третьим входами знака суммирующего блока, а входы операнда подключены к соответствующим входам суммы суммирующего блока.3. Сумматор по пп.1 и 2, о т л и - ч а ю щ и й с я тем, что преобразователь двоичного кода в избыточный код содержит два элемента ИЛИ, два элемента 2 И-ИЛИ и сумматор по модулю дна,причем входы первого элемента ИЛИ подключены к соответствующим входам суммы преобразователя двоичного кода в избыточный код, первые входы первой и второй групп первого элемента 2 И-ИЛИ подключены к первым входам первой и второй групп 1Изобретение относится к вычислительной технике и может быть испольэовано в вычислительных машинах и структурах,Известно устройство для сложенйяи вычитания чисел в избыточной днои" ной системе счисления, содержащее в каждом разряде блок формирования отрицательной суммы, блок формирования положительного переноса, триггеры хранения результата, блок формирования положительной суммы и блок формирования отрицательного переноса. В данном устройстве оба операнда представлены в. избыточной двоичной системе счисления.1 .НедОстатком данного устройства является значительное время выполнения операции суммирования й знакоразрядных чисел, при М 12, за счетвнутренней задержки в знакоразрядных сумматорах;Известно также устройство сложения-вычитания неизбыточного и избы, точного аргументов н двоичной системе счисления; содержащее блоки ,формирования суммы и переноса, которое содержит блок формирования логи ческого дополнения и блок формирования действительного значения суммы и переноса. В этом устройстве один аргумент представлен в двоичной системе счисления, а второй - в избы 5 10 15 20 25 второго элемента 2 И-ИЛИ и к первомувходу знака преобразователя дноичного кода в избыточный код, второйвход знака которого подключен к вторым входам первых, групп первого ивторого элементов 2 И-ИЛИ и к первому входу сумматора по модулю два,а третий вход знака преобразователядвоичного кода в избыточный код подключен к вторым входам вторых групппервого и второго элементов 2 И-ИЛИи к первому выходу знака преобразователя двоичного кода н избьночныйкод, второй выход знака которого подключен к выходу сумматора по модулюдва, третий вход второй группы перного элемента 2 И-ИЛИ соединен с выходом первого элемента ИЛИ, выходыпервого и второго элементов 2 И-ИЛИподключены соответственно к первому и второму входам второго элемента ИЛИ и к прямому и инверсному выходам преобразователя двоичного кодан избыточный код, выход второго элемента ИЛИ подключен к второму входусумматора по модулю дна. 2точной системе счисления с цифрами 1,0)1 Г 2Недостатком этого устройства является увеличение времени выполнения операции суммирования при болеечем двух операндах за счет внутренней задержки в сумматорах.Наиболее близким к предлагаемомуявляется устройство сложения и вычитания знакоразрядных чисел, содержащее пятиразрядный сумматор, тритриггера хранения информации, днегруппы элементов И, три элемента И,три элемента ИЛИ, триггер настройки, при этом выходы трех старших разрядов пятираэрядного сумматора соединены с информационными входами трехтриггеров, выходы которых соединеныс выходами устройства, Прототип обеспечивает суммирование двух знакоразрядных чисел, начиная со старшихразрядов. При суммировании й знакораэрядных чисел, при й)2, необходимо соединить соотнетстнуищим образомИэнакоразрядных двухнходоньпсумматоров Г 33,Недостатками прототипа являютсяувеличение времени суммирования й знакоразрядных чисел, а также сложность синхронизации вычислительного процесса эа счет дополнительных задержек в преобразователях кодов каж;дого из знакоразрядных сумматоров.Цель изобретения - увеличение быстродействия устройства.Поставленная цель достигается тем, что многовходовой знакоразряд" ный сумматор, содержащий сумматоры и элементы И, содержит й/ 2 сумми рующих блоков (й - число суммируемых операндов ), преобразователь двоичного кода в избыточный код и промежуточный регистр, причем входы прямых и инверсных значений 10 первого и второго операндов 1-го суммирующего блока (1 1, , й/ 2) являются входами прямых и инверсных значений соответственно ( 21-1)-го и 21-го операндов много входового знакоразрядного сумматора, входы знака и суммы 1-го суммирующего блока поцключены к соответствующим выходам знака и суммы (1+1)-го суммирующего блока, выходы знака и суммы первого суМмирующего блока подключены к соответствующим входам знака и суммы преобразователя довичного кода в избыточный код, входы суммы которого соединены с соответствующими информационными входами промежуточного регистра, первый и второй входы знака которого соединены соответственно с первым и вторым выходами знака преобразователя двоичного кода в избыточный код, первый инФормационный выход, первый и второй выходы знака промежуточного регистра подключены соответственно к первому, второму и третьему входам знака й/ 2-го суммирующего блока; вхо ды суммы которого с 1-го по .(а)-й (и - разрядность операндов) подключены к информационным выходам промежуточного регистра со 2-го по п-й, прямой и .инверсный выходы пре образователя двоичного кода в избыточный код являются выходами соответственно прямого и инверсного значений результата многовходового знакоразрядного сумматора.Кроме того, суммирующий блок содержит четыре элемента ИЛИ, три элемента И, сумматор по модулю два и комбинационный сумматор причем первый вход первого элемента ИЛИ50 соединен с первыми входами первого элемента И и второго элемента ИЛИ и с входом прямого значения первого . операнда суммирующего блока, второй вход первого элемента ИЛИ подключен к второму входу первого элемента И, к первому входу третьего элемента ЙЛИ и к входу прямого значения второго операнда суммирующего блока, первый вход четвертого элемента ИЛЙ подключен к первому входу второго эле-. 60 мента И, к второму входу второго элемента ИЛИ и к входу инверсного значения первого операнда суммирующего блоха, второй вход четвертого элемента ИЛИ подключен к второмУ вхо-65 ду второго элемента И, к второму входу третьего элемента ИЛИ и к входу инверсного значения второго операнда суммирующего блока, выходы первого и четвертого элементов ИЛИ подключены к третьим входам соответственно второго и первого элемен- ф тов И, выходы которых подключены соответственно к первому и второму Управляющим входам комбинационного сумматора, выход второго элемента ИЛИ подключен к первым входам третьего элемента И и сумматора по модулю два, вторые входы которых соединены с выходом третьего элемента ИЛИ, а выходы подключены соответственно к 1 п)-му и и-му входам операнда комбинационного сумматора, первый, второй и третий входы знака которого являются соответственно первым, вторим и третьим входами знака суммирующего блока, а входы операнда подключены к соответствующим входам .суммы суммирующего блока.Кроме того, преобразователь содержит два элемента ИЛИ, два элемента 2 И-ИЛИ и сумматор по модулю два, причем входы первого элемента ИЛИ подключены к соответствующим входам суммы преобразователя двоичного кода в избыточный код, первые входы первой и второй групп первого элемента .2 И-ИЛИ подключены к первым входам первой и второй групп второго элемента 2 И-ИЛИ и к первому входу знака преобразователя двоичного кода в избыточный код, второй вход знака которого подключен к вторым входам первых групп первого и второго элементов 2 И-ИЛИ и к первому входу сумматора по модулю два, а третий входзнака преобразователя двоичного кода в избыточный код подключен к вторым входам вторых групп первого и второго элементов 2 И-ИЛИ и к первому выходу знака преобразователя двоичного кода в избыточный код, второй выход знака которого подключен квыходу сумматора по модулю два, тре.тий вход второй группы первого элемента 2 И-ИЛИ соединен с выходом первого элемента ИЛИ, выходы первого и второго элементов 2 И-ИЛИ подключены соответственно к первому и второму входам второго элемента ИЛИ и к прямому и инверсному выходам преобразователя двоичного кола в избыточный код, выход второго элемента ИЛИ подключен к второму входу сумкатора по модулю два.Алгоритм суммирования й знакоразрядных чисел (а 1 выполняется в два эТапа.На первом этапе. вычисляется промежуточная сумма2 ( 5 1Г 21 1)+3 +Э 1, если В -5; П р.име р. 11101110;1001 1001; а,= а= аз= а= 30 11101101;11001101; где+-( 1 + + 1 ) -значение промежуточной сумгдемы в обычнойдвоичной системе счисления;а (Иг 1)-+ г+1) - Разряд 3 -слагаемого в избыточной двоичной системесчисления;М - число слагаемыхаНа втором этапе из вычисленного значения промежуточный суммы З+г+" выделяется 1-иразряд окончательной суммы в виде 5+ г+1, если 5 "+ А200 - в остальных случаях,эффициент обусловливающий где А. - ковыделение весового разряда со знаком,выбирается для каждого й индивидуально, причем таким образом, чтобы,с одной стороны, не было переполнения, а с другой стороны, не было потерь младших значащих разрядов результата, т,е, чтобы выполнялосьусловие М + 1 АС 2 г+ф.В логической форме С; записываетсякакС =ЗнЗ(Зн 2 Ч Зн 1 (3 5 ) Таким образом, при выделении 1-го разряда С анализируются три знаковых Зн 3, Зн 2, Зн 1 и 1=7, и старших значащих разрядов промежуочной суммы 5 ф, где л 00 И Рассмотрим процесс суммирования на примере четырехвходового сумматора.При И=4, алгоритм суммирования запи- сывается 0 - в остальных случаях. В логической форме С записывается1С - 3, 3 Зн 2 ЧЗ 1(Ь ч З )СрЗнЗ(Зн 2 ЧЗН 1.ф 61Р- аоччН Пю ПФ ,+ +ч З ОП 1 фл ф г Ф 4На чертеже представлена блоксхема многовходового знакораэрядногосумматора.Устройство содержит й/ 2 суммирующих блоков 1, преобразователь 2двоичного кода в избыточный код и 5промежуточный регистр 3. Суммирующий блок содержит элементы ИЛИ 4,элементы И 5 и б, сумматор 7 по модулю два и комбинационный сумматор 8,Преобразователь двоичного кода в иэбыточный код состоит из двух элементов ИЛИ 9 и 10, двух элементов2 И-ИЛИ 11 и 12 и сумматора 13 помодулю два.Входы операндов Устройства соединены через элементы ИЛИ 4 с первымивходами элементов И 5, с входами эле.мента б и сумматора 7 по модулю двасоответственно. Входы элемента ИЛИ9 соединены с выходами суммы суммирующего блока 1. Выход элемента ИЛИ 9соединен с третьим входом второйгруппы элемента 2 И-ИЛИ 11. Первыйвыход знака первого комбинационногосумматора 8 соединен с вторым входомвторой группы элемента 2 И-ИЛИ 11 ис вторым входом второй группы элемента 2 И-ИЛИ 12, Второй выход знакапервого блока .8 соединен с вторымивходами первых групп элементов 2 И-ИЛИ11 и 12, Третий выход знака первого З 0блока 8 соединен с первыми входамивсех групп элеглентов 2 И-ИЛИ 11 и 12.Первый и второй управляющие входыблоков 8 соединены с выходами первого и второго элементов И 5.Третий и 35четвертый младшие разряды сумматоров 8 соединены с выходами блоковб и 7 соответственно. Выходы элементов 2 И-ИЛИ 11 и 12 соединены черезэлемент ИЛИ 10 с вторым входом сумматора 13 по модулю два, выход которого соединен с первым входом знакарегистра 3, остальные входы которогосоединены с выходами и первым выходомзнака сумматора 8 первого суммирУющего блока. Первый вход элемента 13соединен с вторым выходом знака сумматора 8 первого суммирующего блока.Выходы регистра 3 соединены со смещением на один разряд влево с входами й/ 2-го блока 8,Устройство работает следующимобразом.Знакоразрядные числа а,1 (+г+1)поступают последоцательно разряд за разрядом, начиная со старших, на входы операндов устройства. При этом,если поступают разряды с одинаковыми знаками, то элементом И бсовместно с элементами 4 вырабатывается молль единичного весового 60разряда, равный 2 , а элементамиИ 5 совместно с элементами 4 формируетсязнак едиггичного весового разряда положительный (отрицательный)соответственно, В зависимости от 65 знака разности сумматор 8 настраивается на суммирование (вычитание) единичного весового разряда. При этом, если на входы операндов поступают нули, либо знаковые разряды с различными знаками, то суммирования.(вычитания) не происходит из-за того, что элементы 5 блокируются. Если поступают на один вход нуль, а на второй - положительный (отрицательный) разряд, то элементами 7 и 4 вырабатывается единичный разряд 2 , При поступлении знаковых разрядов на остальные входы операндов соответствующими элементами вырабатываются единичные весовые разряды и сумматоры 8 настраиваются на суммирование (вычитание). При этом единичные вееовые разряды суммируются (вычитаются) в сумматорах 8 с удвоенным значением промежуточной суммы 25 г 2, поступающей параллельным кодом на входы сумматора 8 й/ 2-го суммирующего блока с выхода блока 3. Результат с выхода блока 8 первого суммирующего блока поступает на преобразователь 2 кода и на входы блока 3. В преобразователе 2 анализируются три знаковых разряда и и значащих разрядов, в результате чего формируется знакоразрядный избыточный код 10+1) суммы С . При этом (+1) выдается элементом 2 И-ИЛИ 11, когда результат промежуточной суммы больше или равен А, т,е. когда выполняется условие 5 1+"+г) А; а (-1) выдается элементом 2 И-ИЛИ 12, когда результат проглежуточной суммы 5 г+ +гй.А, В остальных случаях элементами 2 И-ИЛИ выдаются нули. При выдаче (+1) сумматором 13 по годулю два вырабатывается сигнал коррекции знака промежуточной .суммы 5 1+ "+" с (+) на (-), и наоборот, при выцаче.1 вырабатывается сигнал коррекции знака с (-) на (+), причем сигнал коррекции знака промежуточной суммы вырабатывается, если выполняется Условие Й+ЯС;2 г +", где 2 "+" - максимальная величина выделенного разряда. В противном случае, т.е. если С=2 г"+, коррекция знака промежуточной суммы не производится. Многовходовой знакоразрядный сумматор позволяет повысить быстродействие в два и более раз за счет получения первыми старших разрядов результата (при распространении перекоса в 1 о 92 й разрядах, где 11 - число операндов), Кроме того, при обработке информации, начиная со старших разрядов, совмещаются во времени Обмен и обработка информации, При получении в результате Необходимой точности вычисления можно прекратить.