Регистр

СОЮЗ СОВЕТСКИХСОУНОПЩКСЬВЖРЕСПУБЛИК е 8 ТОРСН ИДЕТЕЛЬСТ Об Ж ГОСУДАРСТВЕКНЬй КОМИТЕТ СССР ДЕЛАМ ИЗОБРЕТЕНИЙ И ОЧНРЫТИЙ(56) 1. Авторское свидетельство СССР 9 562917, кл, Н 03"К 13/17, 1975.2. Авторское свидетельство СССР Ф 444319, кл., Н 03 К 13/17, 1974.ЗАвторское свидетельство СССР У 443483, кл. Н 03 К 13/258, 1974 (прототип).(54)(57).РЕГИСТР, содержащий, ячейки памяти, каждая иэ которых состоит иэ НБ-триггера"и элемента И, первый вход которого соединен с первым выходом и с первым Б-входом НБ- триггера , вторые н третьи Б -входы ВЯ-триггеров ячеек памяти являются входами регнотра, С-входы НЯ.-триггеров нечетных ячеек памяти соединены с первой тактовой шиной, С-входы НЯ-триггеров юетных ячеек памяти соединены со второй тактовой шиной, выход каждого элемента И ячеек памяти, кроме выхода элемента И первой ячейки памяти,. является выходом регистра, шину сброса, соединенную со вторым входом элемента И первой .ячейки памяти, и шину управления, о т л и ч а ю щ и й- с я тем, что, с целью повышения быст.800249 А родействия регистра; в ием в каждую ячейку памяти введен элемент И-НЕ, а в первую ячейку памяти введены элемент НЕ, элемент ИЛИ и дополнительный элемент И, причем выходы элементов И первой ячейки памяти соединены со входами элемента ИЛИ данной ячейки памяти, выход элемента И первой ячейки памяти является первым выходом регистра, третий вход элемента И и вход элемента НЕ первой ячейки памяти соединены с шиной управления, выход :элемента НЕ соединен с первым входом дополннтельиого элемента И первой ,ячейки памяти, второй и третий входы дополнительного элемента И первой ячейки соединены соответственно со вторым выходом И 3-триггера н с выходом элемента ИНЕ, входы элемента И-НЕ каждой ячейки памяти соедийены соответственно с выходамн НБ-триггеров данной ячейки памяти, выход элемента И-НЕ каждой ячейки памяти сое- Ядинен со вторым входом элемента И, с четвертым и с пятым Я-входами, с первым Н-входом НЯ-триггера пос-ледующей ячейки памяти, с шестыМ 3-входом и со вторым К-входом КЯ-триг ера данной ячейки памяти. , ФйИзобретение относится к вычислительной технике и автоматике и предназначено для использования в аналого цифровых преобразователях поразрядного уравновешивания.Известно устройство управления 5 преобразователем аналог-код с поразрядным уравновешиванием, каждый разряд которого содержит управляющий элемент И-НЕ и два триггера, состоящие из одного элемента И-ИЛИ-НЕ с входами 10 триггерной связи и установки, элемен. та И-НЕ для первого триггера,и элемента НЕ для второго триггера, причем 45 50 55 60 65 Недостатками известного регистра являются низкие быстродействие и надежность, а также ограниченность применения, так как он предназначен только для работы в АЦП, у которых времясрабатывания цифро-аналогового преобразователя и компаратора значительно меньше времени рассасывания неосновных носителей транзисторов развертывающего регистра.Кроме того, известный регистр предназначен для работы только в однополярных АЦП.Целью изобретения является повыше ние быстродействия регистра.Поставленная цель достигается тем,что в регистр, содержащий ячейки памяти, каждая из которых состоит выход управляющего элемента И-НЕ в каждом разряде регистра соединен со входом триггерной связи элемента элемента И-ИЛИ-НЕ первого триггера и с первым входом -установки элемента И-ИЛИ-НЕ второго триггера, первый вход - с выходом элемента НЕ второго триггера предыдущего разряда, второй вход - с первым входом установки эле мента И-ИЛИ-НЕ первого триггера предыдущего разряда и с выходом элемента И-ИЛИ-НЕ второго триггера данного разряда, второй вход установки эле.25 мента И-ИЛИ-НЕ которого соединен с выходом элемента И-ИЛИ-НЕ первого триггера, второй вход установки элемента И-ИЛИ-НЕ которого соединен с выходом схемы стробирования тактовым 30 сигналом сигнала с элемента сравнения 1 .Недостатком данного устройства является то, что для уменьшения времени приема сигнала со схемы сравнения и, соответственно, неодновременности при переключении соседних разрядов необходимо по тактовой шине подавать на устройство короткие сиг. налы длительностью З - 4, где- 40 время задержки одного логического элемента. При более коротких сигналах появляется сбой в работе устройства, а при более длинных " увеличивается неодновременность в переключении соседних разрядов, что в.свою очередь вызывает появление выбросов в переходном процессе преобразователя,и увеличивает время установления переходного процесса в нем, кроме того, при использовании широкого сигнала снижается надежность работы регистра из-за возможного воздействия на его входы импульсных помех и шумов с выхода компаратора в течение этого времени.Кроме того, данный регистр предназначен для работы только в одно- полярных АЦП.Известно уравновешивающее устройство для аналого-цифрового преобразователя, содержащее в каждом разряде три ВЯ-триггера и трехвходовую схему И-НЕ, причем в каждом разряде нулевой выход первого триггера соединен с входом установки в нуль второго триггера, вход установки в единицу - с единичным выходом второго триггера, выход схемы И-НЕ соединен со вторыми входами установки в едини цу всех трех триггеров, первый вход с единичным выходом третьего триггера предыдущего разряда, второй вход - с нулевым выходом третьего триггера последующего разряда, третий вход с тактовой шиной в нечетных разрядах и через инвертор - с тактовой шиной в четных ра зрядах, первый вход установки в нуль основного триггера всех разрядов соединен с выходом схемы сравнения, а второй вход установки в единицу второго триггера, второй вход установки в нуль первого и третьего триггеров всех разрядов соединены с шиной установки в исходном состоянии 2;Недостатком данного устройства является то,чу для ее построения необходимо 7 логических элементов на один разряд, кроме того схема предназначена для работы только в однополярных аналого-цифровых преобразователях (АЦП).Наиболее близким к изобретению по технической сущности является регистр который содержит в каждом разряде выполненный на двух элементах И-ИЛИНЕ ВЯ-триггер с асинхронными инверсами и синхронизируемыми прямыми вхоцами, элемент И и элемент ИЛИ, причем в каждом разряде прямые Я-вход и К-вход КЯ-триггера соединены соответственно с первой и второй входными шинами регистра, прямой С-входс -тактовой шиной, прямой выход - с первым входом элемента И, инверсные Я-вход и В-вход - с вторым входом элемента И; выход которого соединен с выходной шиной данного разряда, а также в каждом разряде прямой и инверсный выходы КЯ-триггера соединены со входами элемента ИЛИ, выход которого соединен с вторым С-входом КЯ-триггера этого же разряда и с инверсными Я и К -входами ВЯ-триггера последующего разряда, 3 .из ВЗ-триггера и элемента И, первыйвход которого соединен с первым выходом и с первым Б-входом ВБ-триггера, вторые и третьи Я-входы ВЯ-триг-,геров ячеек памяти являются входамирегистра, С-входы ВБ-триггеров нечетных ячеек памяти соединены с первой тактовой шиной, С-входы ВЯ-.триггеров четных ячеек памяти соединенысо второй тактовой шиной, выход каж;,дого элемента И ячеек памяти, кроме 1 Овыхода элемента И первой ячейки памяти, является выходом регистра, шинусброса, соединенную со вторым входомэлемента И первой ячейки памяти, ишину управления, в нем в каждую ячейку 5памяти введен элемент И-НЕ, а в пер-,вую ячейку памяти дополнительно введены элементы НЕ, элемент ИЛИ и дополнительный элемент И, причем выходы основного и дополнительного элементов Ипервой ячейки памяти соединены совходами ее элемента-ИЛИ, выход элемента И первой ячейки является первымвыходом регистра, третий вход основного элемента И и вход элемента НЕпервой ячейки памяти соединены с-шиной 2управления, выход элемента НЕ соединен с первым входом дополнительногоэлемента И первой ячейки памяти, второй и третий входы дополнительногоэлемента И первой ячейки памяти соединены соответственно со вторым выходом ВЯ-триггера и с выходом элемента И-НЕ, входы элемента И-НЕ каждойячейки памяти соединены соответственно с выходами ВБ-триггеров данной ячейки памяти, выход элемента И-НЕ каждойячейки памяти соединен со вторымвходом элемента И, счетвертым и с пятым З-входами, с первым В-входомВЯ-триггера последующей ячейки памяти,10с шестым Б-входом и со вторым В-входом ВБ-триггера данной ячейки памяти.На фиг. 1 - изображена функциональная схема предложенного регистра; нафиг. 2 - временная диаграмма, поясняющая работу регистра.Регистр ( фиг. 1) содержит ячейки1 памяти, тактовые шины 2-3, шиву 4сброса и шину 5 управления.Каждая ячейка 1 памяти состоит изэлемента И.б, элемента И-НЕ 7, ВЗ" 50триггера 8. Первая ячейка 1 памятидополнительно содержит элемент И 10 иэлемент ИЛИ 11, шину 12 индикацииокончания преобразования.Предложенный регистр функционирует 55следующим образом, Он имеет два режима работы: однополярный и биполярныйв соответствии с использованием в од-.:нополярных и биополярных АЦП,. В однополярном преобразователе 60регистр работает следующим образом.На шину 5 управления подается "единичныипотенциал, который поступаетна вход элемента ЙЕ 9 и на входчервого элемента И б первого разряда,"Нулевой" потенциал с выхода элемента НЕ 9 поступает на вход элемента И 10, с выхода которого фнулевой" потенциал поступает на один из входов элемента ИЛИ 11Перед /началом работы на шину 4 по. дается потенциал "нулевого" уровня, который поступает на четвертый Б- в;:од и второй В-вход ВЯ-триггера 8 первой ячейки 1 памяти и на первый ,вход первого элемента И б этой ячейки памяти, с выхода которого "нулевой" потенциал поступает через элемент ИЛИ 11 на первый выход регистраи далее на,вход цифро-аналоговогопреобразователя (не показан).фНулевой" потенциал, поступающийна четвертый Б-вход и второй В-входВБ-триггера 8 первой ячейки 1 памятиустанавливают на его прямом и инверсном выходах единичные" потенциалы,которые поступают на входы элементаИ-НЕ 7 данной ячейки памяти, устанавливая на его выходе "нулевой" потенциал, поступающий на шестой Б-входи первый В-вход ВЯ-триггера 8 первойячейки 1 памяти.фНулевойф потенциал с выхода элемента И-НЕ 7 первой ячейки. памяти по;дается также на четвертый Б-вход ина второй В-вход ВЯ-триггера 8 второй ячейки 1 памяти и на второй входэлемента И б второй .ячейки 1 памяти,с выхода элемента И б фнулевой" потенциал поступает на второй выходрегистра.Так же, как и в первой ячейке 1 памяти, на выходе элемента И-НЕ 7 второй ячейки памяти появляется "нулевойфпотенциал, который поступает на шестой Б-вход и на первый В-вход ВЯтриггера 8 второй ячейки 1 памяти ина входы третьей ячейки 1 памяти, устанавливая на выходе ее элементаИ-НЕ 7 фнулевой" потенцнал.С выхода элемента И-НЕ 7 третьейячейки 1 памяти фнулевойф потенциалпоступает на входы четвертой ячейки1 памяти и т.д. фНулевойф потенциалс выхода элемента И-НЕ 7 последнейячейки 1 памяти поступает на шинуиндикации обнуления регистра и окончания преобразования и сигнализируетоб обнулении регистра.Таким образом, после поступления "нулевого" уровня на шину 4 в каждой ячейке 1 памяти трехстабильный триггер, добранный на элементе 1-НЕ 7 и ВЯ-триггере 8, установится в первое устойчивое положение, при котором на выходах ВЯ-триггера 8 - фединичныеф потенциалы, а на выходе элемента И-НЕ 7 - фнулевой" потенциал. При этом на выходах регистра устанавливаются фнулевыеф потенциалы.Преобразование начинается с момента подачи на шину 4 фединичного" потенциала, который поступает на50 четвертый Я-вход и первый К-входи на пятый Б-вход КЯ-триггера 8 первой ячейки 1 памяти и на второй входпервого элемента И б первой ячейкипамяти, на выходе которого появляется "единичный" потенциал, который 5через элемент ИЛИ 11 поступает на первый выход регистра.Затем через время, равное периодутактовых сигналов, на тактовую шину 2 подается сигнал "единичного" 10уровня, который поступает на С-входыКБ-триггера 8 нечетных ячеек 1 памя-,ти.При этом, если измеряемая величинабольше, чем уравновешивающая с выхода 15цифра-аналогового преобразователя, тона первом входе регистра, подключенного к прямому выходу компаратора(не показан), и на второй вход регистра, подключенного к инверсному выходукомпаратора, соответственно действуют"единичный" и "нулевой"потенциал,и если меньше, то "нулевойф и "единичный"потенциал,Если на первом входе регистра Вх.1фединичный" потенциал, а на Вх.2 "нулевой" потенциал, то после приходатактового импульса на С-вход КЯ-тритфгера 8 первой ячейки 1 памяти на егопрямом выходе сохраняется фединичныйфпотенциал, а на инверсном выходе появ.30ляется "нулевой" потенциал, поступающий на вход элемента И-НЕ 7 первойячейки 1 памяти, на выходе которогопоявляется "единичныйф потенциал, поступающий на шестой Я-вход и на первый 35К-вход КЯ -триггера 8 первой ячейки 1 памяти, на четвертый Я-вход и напервый В-вход и на пятый Я-вход КЯтриггера Ю,второй ячейки 1 памяти,а также на второй вход элемента И б 40второй ячейки 1 памяти, на выходе 2которого появляется 1 единичныйф потенциал, поступающий на Вых. 2 и да-лее на вход цифро-аналогового преобразователя. 45"Нулевой" потенциал с инверсного выхода КЯ-триггера 8 первой ячейки 1 памяти поступает также на третнй Я-вход, поэтому в дальнейшем любые изменения сигналов от компаратора на Входах регистра не смогут изменять состояние КЯ-триггера 8 первой ячейки 1 памяти. Так как на прямом выходе КБ-триггера 8 первой ячейки 1 памяти и на входах и выходах его элементов И б и ИЛИ 11 потенциалы не меняются, то на Вых. 1 также сохранится "единичный" потенциал, поступающий на вход цифро-аналогового преобразователя.60Если же на Вх. 1 "нулевой" потен циал, а на Вх 2 фединичный" потенци-. ал, то после. прихода тактового импульса на С-вход КЯ-триггера 8 первой ячейки 1 памяти на его инверсном вы ходе сохраняется "единичный" потенциал, а на прямом выходе появляется фнулевой " потенциал, поступающий на вход элемента И-НЕ 7 первой ячейки 1 памяти, на выходе которого так же, как и в предыдущем случае, появляется "единичный" потенциал, поступа. ющий на шестой Я-вход и на первый К-вход КЯ-триггера 8 первой ячейки 1 памяти и на четвертый Я-вход и на второй К-вход и С-вход КБ-триггера 8 .второй ячейКи 1 памяти, на выходе которого появляется "единичный" потенциал, поСтупающий на. Пых. 2 и далее на вход цифро-аналогового преобразователя"Нулевой" потенциал д прямого выхода КЯ-триггера 8 первой ячейки 1 памяти поступает также на. его первый Б-вход, поэтому в даль-. нейшем любые изменения сигналов от компаратора на входах регистра не смогут вызвать изменения состояния ВЯ-триггера 8 первой ячейки 1 памяти. Этот же "нулевойф потенциал с прямого выхода КБ-триггера 8 первой ячейки 1 памяти поступает на вход элемента И б первой ячейки 1 памяти, на выходе которого появляется "нулевой" потенциал, поступающий через элемент ИЛИ 11 на Вых; 1 и далее на вход цифроаНалогового преобразователя.Этот же тактовый сигнал, действующий на С-входах КЯ-триггеров нечетных ячеек 1 памяти, кроме первой, не вызовет изменения их состояния, так как на их пятых Я-входах действует фнулевой" потенциал с выходов элемен-. тов И-НЕ 7 предыдущих четных ячеек памяти.В следующем такте тактовый сигнал подается на тактовую шину 3 и поступает на С-входы КЯ-триггеров четных ячеек памяти. Так как только на пятом Б-входе КЯ-триггера 8 второй ячейки 1 памяти присутствует "единичны"- потенциал, то свое состояние изменит толь-. ко он,При этом на прямом выходе КБ-триг-. гера 8 второй ячейки 1 памяти остается "единичный" потенциал, а на инверсном вьвсоде появляется фнулевойф потенциал, если с выходов компаратора на Вх. 1 поступает "единичный" сигнал, а на Вх. 2 - фнулевой", и останется "единичный". потенциал на инверсном выходе и появится "нулевойф потенциал на прямом выходе, если,с выходов компаратора на Вх. 1 поступает ненулевой"сигнал, а на Вх. 2 - "единичныйф. При этом в первом случае на Вых. 2 останется "единичныйф потенциал, а во втором - появится "нулевой". В обоих случаях на выходе элемента И-НЕ 7 второй ячейки 1 памяти появля-. ется "единичный" потенциал, поступающий на входы третьей ячейки 1 памяти.Дальнейшая работа регистра по определению значения третьей и последующих ячеек 1 памяти происходит аналогично, как для первой и второй ячеек 1 памяти.В биполярном преобразовании ре гистр работает следующим образом.На шину 5 подается "нулевой" потен циал, который поступает на вход. элемента НЕ 9 и на второй вход элемента И б первой ячейки 1 памяти, 10 с выхода которого "нулевой" потенциал поступает на второй вход элемента ИЛИ 11, а "единичный потенциал с выхода элемента НЕ 9 поступает на вход элемента И 10Так же,как,и при работе в однополярном преобразователе, перед началом работы. производится обнуление регистра подачей на шину 4 "нулевого" потенциала, при этом трехстабильный триГгер первой ячейки 2 О памяти, собранный на ВЯ-триггере 8 и элементе И-НЕ 7, установится в первое устойчивое состояние, при котором на выходе ВБ-триггера 8 первой ячейки 1 памяти "единичные" потенциалы, а на выходе ее элемента И-НЕ 7 "нулевой" потенциал. "Нулевой ф потенциал с выхода элемента И-НЕ 7 этой ячейки поступает на вход элемента И 10 и да-.- лее с его выхода на вход элемента ИЛИ 11. Так как на другом входе элемента ИЛИ 11 инулевойф потенциал, то на его выходе также фнулевойф потенциал, который поступает на Вых.1 н далее .на вход цифро-аналогового преобразователя, 3Так же, как и при работе в одно- полярном преобразователе, фнулевойф потенциал с выхода элемента И-НЕ 7 :первой ячейки 1:памяти проводит обнуление триггера второй ячейки 1 па- Щ мяти, "нулевой" потенциал с выхода элемента И-НЕ 7 второй ячейки памяти проводит обнуление триггера третьей ячейки памяти и т. д.фНулевойф потенциал с выхода эле мента И-НЕ 7 оледней ячейки 1 памяти поступает на шину 12 индикации окончания преобразования, сигнализируя об обнулении регистра.1Преобразование начинается с момен 5 О та подачи на шину 8 "единичногоф ,потенциала, который поступает на второй В-вход, четвертый Я-вход ВЯ"триггера 8 первой ячейки 1 памяти.При этом состояние триггера 8 первой ячейки 1 памяти не меняется и, на Вых. 1 сохраняется фнулевойф потенциал.Затем через время, равное периоду тактовых сигналов на тактовую шину 2 подается тактовый сигнал фединичногофО уровня, поступающий на С-входы ВБ-триггера 8 нечетных ячеек 1 памяти.При этом, если измеряется величина больше, чем уравновешивающая,с выхода цифро-аналогового преобразователя, то 5 на Вх. 1, подключенного к прямому выходу компаратора, и на Вх. 2, подключенного к инверсному выходу компаратора, соответственно действуют "единичный" и "нулевойф потенциал, а если меньше, то "нулевойф и фединичный" потенциалТак же, как и при работе в однопо. - лярном преобразователе, если на Вх. 1 фединичныйф потенциал, а наВх. 2 "нулевой" потенциал, то после прихода тактового импульса на С-вход ВЯ-триггера 8 первой ячейки 1 памяти, на "его прямом выходе сохраняется "единичный" потенциал, на инверсном выходе появляется фнулевой" потенциал, а на выходе элемента И-НЕ 7 первой ячейки 1 памяти появляется 1 единичый " потенциал. фНулевойф потениал с инверсного выхода ВБ-тригге ра 8 первой ячейки 1 памяти поступает на вход элемента И 10, на выходе которого сохраняется фнулеврй 1 потенциал. фНулевойф потенциал сохраняется на входах и выходе элемента ИЛИ 11 и соответственно на Вых. 1.Если же на Вх, 1 фнулевой" потенциал, а на Вх. 2 "единичныйф потенциал, то после прихода тактового импульса на С-вход ВБ-триггера 8 первой ячейки 1 памяти, на его инверсном выходе сохраняется фединичный" .потенциал, на прямом выходе появляется нулевой потенциал, а на выходе его элемента И-НЕ 7 появляется фединичныйф потенциал, поступающий на вход элемента И 10, на выходе которого появляется фединичный" потенциал, поступающий на вход элемента ИЛИ 11. и с его выхода на Вых, 1;и далее на вход цифро-аналогового преобразователя. ".Единичный" потенциал с выхода элемента ИНЕ 7 поступает на входы второй ячейки 1 памяти, при этом на Вых, 2 появляется ,"единичныйф,потенциал., Дальнейшее определение и установка значений второго и последующих разрядов проводится как и при работе в однополяриом преобразователе,Предложенный регистр по сравнению с известным обладает более высоким быстродействием, надежностью за счет выполнения ВБ-триггера каждого разряда с двумя Я ,В и С-входами и вве дения в каждый разряд регистра элемента И-НЕ с соответствующими связями, так как при этом время приема сигнала от компаратора равно времени задержки одного логического элемента И-ИЛИ"НЕ ВБ-триггера регистра, потому что через это время относительно тактового сигнала нулевой потенциал с прямого или инверсного выхода ВЯ- триггера поступает на его прямые Б-вход и:В-вход соответственно н запрещает прием сигнала от компара1024989 г.з Етое разрэ тора,а неодновременность в переключении соседних разрядов регистра равна времени задержки на одном логическом элементе И-НЕ регистра.В предложенном .регистре по сравнению с известным после подачи на шину управления фнулевого" потенциала на выходе .элемента И-НЕ последней ячей-ки памяти появляется "нулевойф потенциал, поступающий на шину индикации окончания преобразования, сигнализирующий о готовности к следующемупреобразованию. Кроме того предложенный регистр5 при введении в него. элемента НЕ,элемЕнта ИЛИ и второго элемента Ис соответствующими связями работаеткак в однополярных, так и в биполярныхпреобразователях."Патен г. Ужг едак тор Н. Пушнен кова Составитель А. Во По СССР наб. ор В. Гирнякое