Устройство для формирования временных кодов

ОП ИСАНИЕизовеетинияК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскикСоциалистическихРеспублик 111993197(23) Приоритет Опубликовано 30. 01.83, бюллетень М 4 СССР йв аенам нзебретеннй н нткрытийДата опубликования описания 30.01.83 вФфааЕ.В. Михайлов, А,И. Захаров, В.В. Казаков, В,Н. ВЪсмеьрвС,П, Дулетов и Б.И. АушевГ(4) УСТРОЙСТВО ДЛЯ фОРИИРОВАНИЯ ВРЕМЕННЫХ КОДОВИзобретение относится к электронным измерителям времени и может бытьиспользовано для управления вторич"ными электронными часами, использующими временные посылки кодов,5Известен устройство для формирования временных кодов, содержащее вре"менной 3 адатчи к, преобразователь па-раллельного кода в последовательный,делитель частоты, ряд счетных ступеней, логические элементы И и ИД 1 ивторичные часы 1 1.Недостатком устройства являетсязначительное время коррекции информации, записанной в счетных ступенях. 15Наиболее близким по техническойсущности к предлагаемому является.устройство для формирования временныхкодов, содержащее временной задатчик,преобразователь параллельного кода 30в последовательный, управляемый де"литель частоты, ряд счетных ступеней.логические схемы И и ИЛИ счетчика,регистр сдвига, логические схемы Й . 2регистра, блок управления, элемент задержки, логическую схему ИЛИ"НЕ и вторичные часы, причем, первый выход временного задатчика соединен с синх" ронизирующим входом преобразователя параллельного кода в последовательный и входом управляемого делителя часто" ты, выход каждого из логических элементов И счетчика соединен с первым входом логической схем ИЛИ счетчика, второй вход которой соединен с выхо" дом логической схемы И регистра, а выход каждой из логических схем ИЛИ счетчика соединен с входом своей счетной ступени, выходы которых соединены с входами преобразователя парал" лельного кода в последовательный, а его выход соединен со входом вторичных часов 12 3. Недостатком этого устройства является отсутствие возможности одновре" менной автоматической и ручной кор" рекции.Цель изобретения - расширение функ циональных возможностей устройства,Поставленная цель достигается тем, что в устройство для формирования временных кодов, содержащее временной Б задатчик, преобразователь параллель" ного кода в последовательный управляе. мый делитель частоты, ряд счетных ступеней, логические схемы И и ИЛИ счетчика, регистр сдвига, логические схемы И регистра, блок управления, элемент задержки; логическую схему ИЛИ-НЕ и вторичные часы, причем выход временного задатчика соединен с синх" ронизирующим входом преобразователя параллельного кода в последователь" ный и входом управляемого делителя частоты, выход каждого из логических элементов И счетчика соединен с пер" вым входом логической. схемы ИЛИ счетчика, второй вход которой соединен с выходом логической схемы И регистра, а выход каждой из логических схем ИЛИ счетчика соединен с входом2 своей счетной ступени, выходы которых соединены с входами преобразователя . параллельного кода в последователь" ный а его выход соединен с входом вторичных часов, введены программно- временное устройство, управляемый генератор, счетчик-шифратор, ряд счетных ступеней памяти, мультиплек" сор, первая и вторая логические схе" мц ИЛИ, при этом первый выход управляемого делителя частоты соединен че- З 5 рез первый вход первой логической схемы ИЛИ со всеми первыми входами логических Схем И регистра, а второй выход управляемого делителя частоты соединен с первым входом первой логической схемы И счетчика первой сту" пени, вторые входы логических схем И регистра соединены с соответствующими выходами регистра сдвига и входами логической схемы ИЛИ"НЕ, выход кото- ф рой соединен с вторыми входами логи" ческих схем И счетчика, выход блока управления через первый вход второй логической схемы ИЛИ соединен с вхо" дом регистра сдвига и входом эле- О мента задержки, выход которого соединен с третьими входами логических схем И регистра, первый выход программно-временного устройства соединен с входом управляемого генерато ра, выход которого соединен с входом счетчика"шифратора, первый выход ко" торога соединен с управляющим входом управляемого делителя частоты, вто-рой - с вторым входом, второй логической схемы ИЛИ, а третий с входами мультиплексора, сигнальные входы которого соединены с первыми выходами счетных ступеней памяти, вторые выходы которых соединены с вторыми входами преобразователя параллельногокада в последовательный, а управляемые входы счетных ступеней памяти соединены с дополнительными выходамипрограммно-временного устройства, выход мультиплексора соединен с вто" рым входом первой логической схемы ИЛИ, второй выход программно-временного устройства соединен с входом.блока управления.На чертеже приведена блок-схема устройстваУстройство для формирования временных кодов с комбинированной коррекцией содержит временной задатчик 1 преобразователь 2 параллельного кода в последовательный, ряд счетных ступеней 4",14 , управляемый де" литель 3 частоты, логические схе" мы И ",2 с;" и ИЛИ 6",626" счетчика, регистр 7 сдвига, логичес" кие схемы И 8",8": - 8" регистра, блок 9 управления, элемент 10 задержки, логическую схему ИЛИ-НЕ 11, вторич. ные часы 12, программно-временное устройство 13, управляемый генератор 1 М, счетчик-шифратор 15 ряд счетных ступеней памяти 16",162 16" мультиплексор 17, первую и вто рую"логические схемы ИЛИ 18 и 19, причем первый выход временного задатчика 1 соединен с синхронизирую" щим входом преобразователя параллельного кода в последовательный 2 и входом управляемого делителя 3 чаетоты, выход каждой из логических элемен" тов И счетчика 5",55" соединен с первым входом логической схемы ИЛИ 6 ,6 6" счетчика, второй вход которой соединен с выходом логической схемы И 8 ",88" ре", гистра, а выход каждой из логических схем ИЛИ счетчика 6",6б" соединен с входом своей счетной ступе" ни 4",44" ф выходы которых со" единены с входами преобразователя параллельного кода в последовательный 2, а его выход соединен с входом вторичных часов 12, первый выход управляемого делителя 3 частоты соединен через первый вход впервой логичес"С выхода блока 9 управления по коФ маиде оператора снимается напряжение, длительность которого пропорциональна числу, которое необходимо занести 5 9931.кой схемы ИЛИ 18 со всеми первыми. входами логических схем И регистра 88;8", а второй выход управляе"мого делителя 3 частоты соединен спервым входом первой логической схе"мы И счетчика 5 первой ступени, вторые входы логических схем И.регистра 8,8 ,..8" соединены с соответствующими выходами регистра 7 сдвига ивходами логической схемы ИЛИ"НЕ1, овыход которой соединен с вторыми вхо дами логических схем И счетчика 5525", выход блока 9 управлениячерез первый вход второй логическойсхемы ИЛИ 19 соединен с входом регист зра 7 сдвига и входом элемента 10 задержки, первый выход программно"вре-менного устройства 13 соединен. с входом управляемого генератора 14, выходкоторого соединен с входом счетчика" 26шифратора 15, первый выход которогосоединен с управляющим входом управляемого делителя 3 частоты, второй " свторым входом второй логической схе-мы ИЛИ 19, а третий " с входае:мультиплексора 17, сигнальные входы,которого соединены с первыми выходами счетных ступеней памяти 16",1616", вторые выходы которыхсоединены с вторыми входами преобразо- ЗОвателя параллельного кода в последовательный 2, а управляете входы счетных ступеней памяти 16",1616"соединены с дополнительными выхода"ми программно-временного устройства 13, выход мультиплексора 17 со"единен с вторым входом первой логи"ческой схемы ИЛИ 18, второй выходпрограммно-временного устройства 13соединен с входом блока 9 управления.4 о%Устройство работает следующим об"разом.В обычном состоянии, при вклвче"нии устройства импульсы напряжения,снимаете с первого выхода временно"го задатчика 1, поступает на синхронизирующий вход преобразователя па"раплельного кода в последователь"ный .2. Так как счетные ступени 4",44 " могут быть при включениипринудительно обнулены, то в первыймомент с выхода преобразователя параллельного кода в последовательный 2снимается последовательный код нум Ялеи, поступающии на вход вторичнаячасов 12. С второго выхода временно, го эадатчика 1 снимаются импульсы напряжения, частота повторения которых 97 бкратна частоте импульсов, снимаемыхс его первого выхода, чем и достига"ется синхронизация работы преобразователя параллельного кода в последовательный 2 со всем устройством. 0 первого выхода управляемого делителя 3частоты снимаются импульсы напряже"ния, частота повторения которых ха"рактеризует выбранную единицу отсчета,например секунду, а с второго выходаснимаются импульсы напряжения, частота вовторения которых характеризуетмасштаб времени коррекции информации,Так как в режиме отсчета текущеговремени регистр 7 сдвига обнулен, тос выхода логической схемы ИЛИ-НЕ 11снимается напряжение (логическая единица 1, поступающее на вторые входылогических схем И 5";55" счет"чиков, при этом на выходах логичес"ких схем И регистра 8",88" на"пряжение отсутствует (логическийноль 3.Благодаря этому импульсы напряже"ния, снимаемые с первого выхода удравляемого делителя 3 частоты черезлогические схемы И 5 " и ИЛИ 6" счет"чика, поступают на вход первой счет"ной студени 4 1,Выходные импульсы первой счетнойступени 41 через последовательносоединенные логические схемы И 5 2и ИЛИ 6 поступают на вход второйсчетной ступени счетчика 4 и т.д.вплоть до последней счетной ступени 4, С информационных выходоввсех счетных ступеней 4",44код времени поступает на преобразователь параллельного кода в последо"вательный 2, позволяющий упроститьканал передачи информации к вторич"ным часам 12.В режиме коррекции кода текущеговремени возможно занесение информации по двум каналам, первый из кото"рых используется непосредственно опе.ратором (ручное управление с ожида"нием сигнала точного времени ), а втофрой используется при коррекции посигналам точного времени извне. По первому каналу коррекция информации осуществляется следующим об" разом,7 99319в старшую счетную ступень 4 передним фронтом этого напряжения черезвторую логическую схему ИЛИ 19 осуществляется управление регистром 7сдвига, который переключается на одну ступень. В результате этого переключения на выходе логической схе"мы ИЛИ-НГ 11 образуется логическийнольнапряжение отсутствует /, кото"рый поступает на логические схемы И цсчетчика 51,55", последние закрываются, благодаря этому информация о текущем времени ни в одну изсчетных ступеней 4,4 4 не по"ступает. 15По истечении некоторого времени,определяемого длительностью задержкиэлементом 10 задержки, на третьивходы логических схем И 8 ,8 8регистра поступает напряжение, в результате чего импульсы напряжения,снимаемые с выхода первой логическойсхемы ИЛИ 18 через логические схемы И регистра 8" и ИЛИ 6" счетчикапоступают на вход самой старшей счет" 25ной ступени 4".На другие счетные ступени 6и 6 импульсы напряжения поступать небудут, так как на вторых входах логи"ческих схем И 88 регистра от" зп1 О сутствует разрешающее напряжение, снимаемое с очередного выхода регист"ра 7 сдвига,Скорость занесения информации определяется в данном случае частотойимпульсов,. снимаемых с второго выхо"да управляемого делителя 3 частоты.Так как длительность импульса на-,пряжения, снимаемого с выхода бло"ка 9 управления, пропорциональна заносимому числу импульсов, снимаемыхс временного задатчика 1 и заносимыхв счетную ступень 4 , то в моментокончания импульса выходное напряже"ние блока 10 задержки времени тоже 45становится равным нулю.Число, которое было занесено в пер.вую счетную ступень счетчика, можетбыть проконтролировано на вторичныхчасах 12.50 При поступлении второго импульсанапряжения на вход регистра 7 сдвигаи элемента 10 задержки на втором вы"ходе регистра 7 сдвига появляется на пряжение, на первом же его выходе оностановится равным нулю: элемент 10задержки в данном случае устраняетвлияние фронтов напряжения при пере" 7 8ключении регистра сдвига на счетныеступени 4 иДлительность импульса, снимаемогос выхода блока 9 управления, пропорциональна второму числу, заносимомув очередную счетную ступень 4" 1.По истечении некоторого времени,определяемому элементом 10 задержки,на третьи входы логических схем И 8"8 . ,8 поступает напряжеиие, в ре"зультате чего импульсы напряжения,снимаемые с выхода управляемого делителя 3 частоты через первую логичес"кую схему ИЛИ 18, поступают на первыйя вход логической схемы И 8 регистраи с выхода последней импульсы напряжения через логическую схему ИЛИ 6" "Ь поступают на вход счетной ступени 4На другие счетные ступени импульсы напряжения поступать не будут, так какна всех вторых входах логическихсхем И регистра отсутствует разрешаюощее напряжение, снимаемое с очередного выхода регистра 7 сдвига.Для занесения информации в последу.ющие счетные ступени с выхода блока 9управления снимается очередной импульс напряжения и весь цикл занесе"ния информации повторяется,После занесения числа в первуюсчетную ступень 4 регистр 7 сдвигаобнуляется и устройство формируетвременной код в обь 1 чном режиме.При использовании второго каналакоррекции, предварительно с помощьюпрограммно-временного устройства 13в каждую из счетных ступеней памяти 16",1616" заносится определенное число, которое необходимозанести в счетные ступени 4.14 нПри поступлении внешнего командного импульса коррекции на входпрограммно-временного устройства 13,последнее блокирует блок 9 управле"ния и запускает на время коррекцииуправляемый генератор 14. Импульсынапряжения высокой частоты, снимаемые с выхода управляемого генерато".ра 14, поступают на вход счетчикашифратора 15, который первоначальнона все время коррекции закрываетзаблокирует ) управляемый делитель 3частоты напряжением, снимаемым с егопервого выхода, затем коротким импульсом нвпряжения, снимаемым с выхода А обнуляет все счетные ступени4 ,4-4 по их обнуляющим входам А. Следующим импульсом напряже9931 9 Формула изобретения 9ния, снимаемым с третьего выхода счетч ика-шифратора, через вторую логическую схему ИЛИ регистр 7 сдвига сдвигаетая на одну ступень, поэтому на выходе логической схемы ИЛИ"НЕ 11 образуется уровень логического нуля, логические схемы И 5,5" за 1 2,-п крываются и передача импульсов из любой сцетной ступени 4 ,ч 4 в другую не происходит. Затем с четвертого выхода счетчика-шифратора 15 :снимается код напряжений, поступающий на управляющий вход мультиплексора 17, который преобразует код чис" ла, записанного в последней счетной 1 ступени памяти 16, в количество импульсов, соответствующее этому коду .Импульсы напряжения, снимаемые с вь 1 хода мультиплексора 17, через первую логическую схему ИЛИ 18 поступает 2 О на все первые входы логические схем И 8",88" регистра, а так как все разрешающие напряжения присутствуют только на логической схеме И 8 регистра, на третий вход которой раз. решающее напряжение поступило с выхода элемента 10 задержки после сдвига регистра 7 сдвига, то импульсная последовательность, характеризующая заносимое число церез логические схе"Зо мы И 8" и ИЛИ 6 " регистра, поступает в старшую счетную ступень 4По окончании занесения информации в самую старшую ступень Й с третьегс выхода сцетчика-шифратора 15 снимается очередной импульс напряжения, ко" торый через вторую логическую схе" му ИЛИ 19 поступает на вход элемен" та 10 задержки и вход регистра 7 сдвигапоследний переключается и с его второго выхода снимается разрешающее напряжение, поступающее на второй вход логического элемента И 8" "регистра, на его третьем входе разрешающее напряжение появится через некоторое время, определяемое элементом 10 выдержки, с четвертого выхода счетчика"шифратора 15 снимается код напряжений, поступакщий на управляв" щий вход мультиплексора 17, а.с его. выхода преобразованный код напряже" ний поступает на вход первой логичес" ;кой схемы ИЛИ 18, с выхода которой через логические схемы И 8 и ИЗИ бллрегистра, поступает на вход последуюЯ щей счетной ступени Й ,.После зане" сения информации в счетную. ступень 4" с третьего выхода сцетчика-шифратора снимается очередной импульс напряже 10ния, который управляет регистром 7сдвига, Далее весь процесс занесенияповторяется,По окончании коррекции в самоймладшей ступени 4" регистр 7 сдвигаобнуляется, управляемый делитель 3частоты и блок 9 управления разблокируется, на выходе логической схемы ИЛИ-НЕ 11 образуется логическаяединица и устройство работает вобычном режиме.Следует отметить, что частота управляемого генератора достаточно высока по сравнению с выходными импульсами управляемого делителя частоты,поэтому коррекция информации в счетных ступенях осуществляется весьмабыстро и не влияет на точность показаний,Информация записанная в ступеняхпамяти 16",6 16 может бытьотображена на вторичных часах 12 поотдельной команде, что представляетсобой удобство при работе с издели"ем,Устройство для формирования вре" менных кодов, содержащее временной эадатцик, преобразователь параллель" ного кода в последовательный, управляеюй делитель частоты, ряд сцетных ступеней, логические схемы И и ИЛИ счетчика, регистр сдвига, логические схемы И регистра, блок управления, элемент задержки, логическую схе" му ИЛИ"НЕ, вторичные часы, причем первый выход временного задатчика со" единен с синхронизирующим входом пре" образователя параллельного кода в последовательный и входом управляемого делителя частоты, выход каждого излогических элементов И счетчика соединен с первым входом логической схемы ИЛИ счетчика, второй вход которой соединен с- выходом логической схемы И регистра, а выход каждой из логических схем. ИЛИ сцетцика соединен с входом своей счетной ступени, выходы которых соединены с входами преобразователя параллельного кода в последовательный, а его выход со" единен с входом вторичных часов, о тл и ч а ю щ е е с я тем, что, с целью расширения функциональных воз" можностей устройства, в него введены программно-временное устройство, уп"ВНИИПИ Заказ 453/62 Тираж 409 Подписное Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 11 99319 равляемый генератор, счетчик-шифратор,. ряд счетных ступеней памяти, мультиплексор, первая и вторая логические схемы ИЛИ, при этом первый выход управляемого делителя частоты со-единен через первый вход первой логической схемы ИЛИ с всеми первыми вхо" .дами логических схем И регистра, а второй вход управляемого делителя частоты соединен с первым входом пер О вой логической схемы И счетчиков пер" вой ступени, вторые входы логических схем И регистра соединены с соответствующими выходами регистра сдвига и входами логической схемы ИЛИ-НЕ, вы ход которой соединен с вторыми входами логических схем И счетчика, выход блока управления через первый вход второй логической схемы ИЛИ соединен с входом регистра сдвига и входом элеО мента задержки, выход которого со" единен с третьими входами логических схем И регистра, первый выход программно-временного устройства соединен с входом управляемого генератора, вы7 12ход которого соединен с входом счет"чика-шифратора, первый выход которогосоединен с управляющим входом управ"ляемого делителя частоты, второй " свторым входом второй логической схе"мы.ИЛИ, а третий - с входами мульти"плексора, сигнальные входы которогосоединены с первыми выходами счетныхступеней памяти, вторые выходы кото"рых соединены с вторыми входами пре"образователя параллельного кода в по.следовательный, а управляемые входысчетных ступеней памяти соединены сдополнительными выходами программновременного устройства, выход мультиплексора соединен с вторым входом пер"вой логической схемы ИЛИ, второй выход программно-временного устройствасоединен с входом блока управления.Источники информации,принятые во внимание при экспертизе1, Патент ФРГ У 2818370,кл. С 06 Г 3/16, опублик. 09,11.78.2, Патент США Ф 4045952,кл. 58/232, опублик, 06.09.77.