Устройство для симметрирования бинарных сигналов

(19) Н 0425/49 03 ОСУДАРСТВЕННОЕ ПАТЕНТНВЕДОМСТВО СССРГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕН технике цифровои передачи данных позволяет повысить точность симметрирования, Устройство содержит на передающей сто" . роне регистр 1 сдвига, параллельно-последовательный регистр 2, счетчики 3, 4 четности и управляемый инвертор 5, на приемной стороне - регистр 11 сдвига, блок 14 синхронизации приема и управляемый инвертор 13. Благодаря введению на передающей стороне элемента И 6, элемента Н Е 7, блока 8 синхронизации передачи и источника 9 логической единицы, а на приемной стороне - параллельно-последовательного регистра 13 в устройстве обеспечивается более точное симметрирование передаваемого сигнала. 4 ил. л с ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(71) Новосибирский электротехнический институт связи им. Н,Д,Псурцева(56) Авторское свидетельство СССР М 476696, кл, Н 03 М 5/18, 1972,Заявка Великобритании В 2072998, кл Н 041 25/49, 1981.(54) УСТРОЙСТВО ДЛЯ СИММЕТРИРОВАНИЯ БИНАРНЫХ СИГНАЛОВИзобретение относится к вычислительной технике и связи и может быть использовано в технике цифровой передачи данных.Цель изобретения - повышение точности симметрирования,На фиг.1 изображена функциональная схема устройства для симметрирования бинарных сигналов; на фиг.2 и 3 - примеры реализации первого и второго счетчиков четности на передающей стороне; на фиг,4 - пример выполнения блока синхронизации приема,Устройство для симметрирования бинарных сигналов содержит на передающей стороне регистр 1 сдвига, параллельно-последовательный регистр 2, первый и второй счетчики 3, 4 четности, управляемый инвертор 5, элемент 6 И, элемент 7 НЕ, блок 8 синхронизации передачи и источник 9 логической единицы. Вход устройства обозначен поз,10. На приемной стороне устройство содержит регистр 11 сдвига, параллельно-последовательный регистр 12, управляемый инвертор 13 и блок 14 синхронизации приема. Выход устройства обозначен поз.15,Первый счетчик 3 четности выполнен (фиг,2) на элементе 16 задержки, двоичном счетчике 17 и триггере 18.Второй счетчик 4 четности выполнен (фиг.3) на первом и втором элементах 19, 20 задержки, двоичном счетчике 21 и триггере 22.Блок 14 синхронизации приема для случая в = 2 (в - длина входного кодового слова) содержит (фиг.4) первый-третий элементы 23 - 25 задержки, элемент 26 ИЛИ, первый и второй элементы 27, 28 ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент 29 И, первый и второй двоичные счетчики 30, 31 и триггер 32. Устройство работает следующим образом.На передающей стороне входные двоичные кодовые символы, поступающие с входа 10 со скоростью Ч, определяемойтактовой частотой Рт и подаются .одновременно на в-разрядный регистр 1 сдвига и первый счетчик 3 четности, Один раз за каждые в тактов накопленная в регистре 1 сдвига информация переписывается в параллельно-последовательный регистр 2, имеющий в+2 разрядов. Одновременно в его (в+1)-й разряд записывается уровень логической единицы с источника 9, а в(в+2). й разряд - уровень логического нуля с выхода элемента 7 НЕ. После этого осуществляется вывод записанной информации из регистра 2 в последовательном в+2коде со скоростью Ч через управляемый инвертор 5, на второй вход которогопоступает управляющий сигнал с выхода5 элемента 6 И. В зависимости от этого сигнала на выходе управляемого инвертора 5 появляется инвертированное илинеинвертированное (в+2)-разрядное кодовое слово, поступающее в последователь 10 ном коде в канал связи, Первый счетчик 3четности вычисляет алгебраическую сумму31 символов каждой в-значной комбинации) - порядковый номер символа в каждойв-значной комбинации,и в зависимости от ее знака подает сигнална элемент 6 И (если знак положительный - .25 уровень логической единицы, отрицательной - логического нуля). Второй счетчик 4четности содержит информацию об асимметрии выходного сигнала и подает на второй вход элемента 6 И сигнал,30 определяемый как819 ЙМ 1) Яцпь, р 11=1где 3 с - (-1) (в+2);Ь - символы на выходе управляемого35 инвертора 5,Если знак суммы на выходе второгосчетчика 4 совпадает со знаком суммы навыходе первого счетчика 3, на выходе элемента 6 И формируется сигнал с уровнем40 логической единицы и данная (в+2)-значнаякомбинация инвертируется, т.е. уровеньасимметрии сигнала уменьшается. При несовпадении знаков сумм инвертированияне происходит. Блок 8 синхронизации пере 45 дачи обеспечивает согласованную работупередающей стороны,На приемной стороне двоичный сигналс выхода канала связи со скоростью, в+250 Чпоступает на (в+2)-разрядныйрегистр 11 сдвига; Один раз за в+2 тактовнакопления, информация с в выходов этогорегистра 11 сдвига переписывается по сигналу с блока 14 синхронизации. приема в55 параллельно-последовательный регистр 12,откуда считывается со скоростью Ч в последовательном коде, поступая на информационный вход управляемого инвертора 13.Блок 14 синхронизации приема по всегдаинвертированным по отношению друг к другу сигналам (в+1)-го и (п+2)-го разрядов на выходах регистра 11.сдвига определяет границу кодового слова и дает сигнал на запись в регистр 12. По знаку(гп+1)-го разряда регистра 11 сдвига блок 14 также определяет, было ли инвертировано переданное кодовое слово, и в зависимости от этого подает управляющий сигнал на управляющий вход инвертора 13 для восстановления исходной кодовой комбинации,ф ор мул а изобретения Устройство для симметрирования бинарных сигналов, содержащее на передающей стороне регистр сдвига, информационный вход которого является входом устройства, параллельно-последовательный регистр, первый и второй счетчики четности и управляемый инвертор, на приемной стороне - регистр сдвига, блок синхронизации приема, тактовый вход которого является тактовым входом приемнОй стороны, и управляемый инвертор, выход которого является выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения точности симметрирования, на передающей стороне введены элемент И, элемент НЕ, источник логической единицы и блок синхронизации передачи, первый выход которого соединен с тактовым входом регистра сдвига и счетным входом первого счетчика четности, вход реверсирования счета которого подключен к входу устройства, первый - гп-й выходы регистра сдвига (а - длина входного кодового слова) соединены с одноименными информационными входами параллельно-последовательного регистра, (го+1)-й и (пз+2)-й информационные входы которого непосредственно и через элемент НЕ подключены к источнику логической единицы, второй выход блока синхронизации передачи соединен с входом разрешения записи параллельно-последовательного ре гистра и с входами разрешения считыванияпервого и второго счетчиков четности, выходы которых подключены соответственно к первому и второму входам элемента И, выход которого соединен с управляющим вхо дом управляемого инвертора, третий выходблока синхронизации передачи подключен к счетному входу второго счетчика четности и тактовому входу параллельно-последовательного регистра, выход которого соеди нен с информационным входомуправляемого инвертора, выход которого подключен к входу реверсирования счета второго счетчика четности и является выходом передающей стороны, на приемной 20 стороне введен параллельно-последовательный регистр, информационный вход регистра сдвига является информационным входом приемной стороны, тактовый вход регистра сдвига подключен к тактовому вхо ду приемной стороны, первый - щ-й выходырегистра сдвига соединены с одноименными информационными входами параллель но-последовательного регистра, (а+1)-й и (в+2)-й выходы регистра сдвига подключе ны к первому и второму управляющим входам блока синхронизации приема, первый и второй выходы которого соединены соответственно с входом разрешения записи и тактовым входом параллельно-последова тельного регистра, выход которого и третийвыход блока синхронизации приема подключены соответственно к информационному и управляющему входам управляемого инвертора.40Редактор С. Кулак озориз акаэ 2480 Тираж Подписное БНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-ЗБ, Раушская наб 4/5 роизводственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 1 Щ(Г Составитель О. Реви Техред М.Моргентал ийКоррект