Дифференцирующее устройство

Оп ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Свез Советск инСоциалистическиеРеспттблии и 976452(53)М. Кл. С 06 С 7/18 ВЬеударстеенный комнтетСССР на делам нзабретеннй и отнрытнй(54) ДИФФЕРЕНЦИРУЮЩ ЕЕ УС ТРОЙСТВО 1Изобретение относится к аналоговой вычислительной технике.Известно дифференцирующее устрой ство, в котором производная определяется разностью интегральных значений сигнала, взятых на соседних интервалах времени, содержащее преобразователь входного напряжения в частоту, реверсивный счетчик, управляемый от задатчика калиброванных промежутков времени, и ключ 1 1,Недостатком устройства является сложность сопряжения с аналоговыми источниками информации и потребителями, а также незащищенность от периодических помех, если их период не совпадает с интервалом времени между реверсами счетчикаНаиболее близким по технической сущности к предлагаемому является 20 дифференцирующее устройствов котором интервал интегрирования подстраивается под период помехи, нало" женной, на входной сигнал, благодаря 2чему влияние помехи на интегральное значение сигнала исключается, Это осуществляется применением специального формирователя, выявляющего в . результате обработки входного сигнала периодическую помеху. Масштаб про" изводной не изменяется при изменении интервала интегрирования за счет включения;на входе устройства управ" ляемого усилителя, связанного с формирователем 1 21.Недостатком устройства является невысокая динамическая точность, что обусловлено запаздыванием в получении производной и значительным искажением формы выходного сигнала при вычислении производной от сигнала, частота которого близка к частоте помехи.Цель изобретения - повышение, динамической точности.Цель достигается тем, что дифференцирующее устройст/во, содержащее усилитель с управляемым коэффициентом передачи, вход которого является входом устройства, а выход подключен к входу интегратора и Форми; рователя импульсов опорной частоты, первый запоминающий элемент, информационный вход которого через ключ связан с выходом интегратора, а выход соединен с информационным входомзапоминающего элемента, выходы первого и второго запоминающих элемен"тов соединены с соответствующими входами блока вычитания, выход Формирователя импульсов опорной. частоты через преобразователй частота-напряже- ние связан с управляющим входом усилителя с управляемым коэффициентом передачи и через одновибратор с входом первого элемента задержки, выход которого соединен с управляющим входом ключа и через второй элемент задержки - с входом сброса интегратора,содержит два элемента ИЛИ, а также и каналов, каждый из которых содержит ключ, два элемента задержки, интегратор и Фазосдвигающий блок, при этом вход интегратора каждого канала гоединен с выходом усилителя с управляемым коэффициентом передачи, первый вход фазосдвигающего блока подключен к выходу одновибратора, второй вход фазосдвигающего блока подключен к выходу преобразователя частота-напряжение, выход фазовдвигающего блокй в каждом канале соединен с входом первого элемента задержки этого канала и с соответствующими входом первого элемента ИЛИ, выход первого элемента задержки канала соединен с соответствующим входом второго элемента ИЛИ, с входом второго элемейта задержки канала и с управляющим входом ключа, выходвторого элемента задержки канала соединен с входом сброса интеграторатого же канала, выход которого через ключ соединен с входом первого запоминающего элемента, выход одновибратора соединен с соответствующим входом первого элемента ИЛИ, выход ко торого соединен с управляющим входом второго запоминающего элемента, выход первого элемента задержки соединен, с соответствующим входом второго элемента ИЛИ, выход которого соединен с управляющим входом первого запоминающего элемента.о Фазосдвигающий блок содержит интегратор, компаратор И одновибратор, при этом вход сброса интегратора яв 3 1 О ляется первым входом блока,информационый вход интегратора является вторымвходом блока, выход интегратора сое.динен с первым входом компаратора,вто.рой вход которого подключен к шине задания фазы,а выход компаратора соединен с входом одновибратора, выход ко=торого является выходом блока,На фиг. 1 представлена схема устройства; на фиг. 2 - схема Фазосдвигающего блока.Устройство Содержит управляемыйусилитель 1, интегратор 2, запоминающие элементы 3 и 4, блок 5 вычитания,формирователь 6 импульсов опорной частоты, одновибратор 7, элементы 8 и 9 задержки, преобразователь 10 частота-напряжение, элементы ИЛИ 11 и 12, ключ 13, дополнительный фазосдви щ гающий блок 11, дополнительные элементы 15 и 16 задержки, дополнительный интегратор 17, дополнительный ключ 18 (на чертеже раскрыт один из й дополнительных каналов). Позициями 19 и 20 обозначены соответственновход и выход устройства.Фазосдвигающий блок 14 содержитинтегратор 21, компаратор 22, одновибратор 23,Устройство работает следующим образом.На вход управляемого усилителя 1поступает напряжение, котррое масштабируется соответственно периодупомехи Т (период помехи выявляетсяс помощью формирователя 6, частотаимпульсов на его выходе определяеткоэффициент передачи управляемогоусилителя 1) .Иасштабированный сигнал периоди 40чески интегрируется интеграторами2, 17, , в течение интервала Т, причем интервалы интегрирования сдвинуты по фазе относительно импульсовТ4 ,опорной частоты на величину Хи+1где 1 " порядковый номер интегратора,1 = О, 1и (нулевой номер относится к интегратору 2), аи - числодополнительных интеграторов. Передсбросом каждого интегратора производится фиксация значения интегратора в запоминающем элементе 3. Для этого на аналоговые ключи. 13,18.- подаются управляющие импульсы с элементов 8,15, задержки соответственно, а на запоминающий элемент 3 подается управляющий импульс с элемента ИЛИ 12, что обеспечивает счиформула изобретения 5, 9764 тывание и запоминание информации о конечном значении интеграла поочередно со всех интеграторов, Перед записью информации в запоминающий элемент 3 происходит Фиксация информа- з ции о преДыдущем значении интеграла в запоминающем элементе 4, что обеспечивается управляющим импульсом, поступающим с элемента ИЛИ 13. Таким образом, на выходе блока 5 вычитания 1 О получается сигнал, соответствующий приращению напряжения. Частота обновления приращения увеличивается в и+1, раз, за счет чего увеличивается динамическая точность устройства, 15 однако помехоустойчивость устройства не уменьшается, так как период интегрирования каждого интегратора остается равным периоду основной помехи.фазосдвигающий блок 14, определяю 2 О щий сдвиг на Фазе интервала работыинтегратора 17, работает следующимобразомЛинейно возрастающее напряжение, . поступающее с интегратора 21, срав нивается в компараторе 22 с заданным уровнем. В момент равенства одновибратор 23 вырабатывает нормированныйпо длительности импульс. Его фаза оп. ределяется величиной заданного уров- ЗО ,ня и не изменяется при изменении пе-риода помехй благодаря соответствующему изменению масштаба напряжения, поступающего на интегратор 21 с преобразователя 10.35Технико-экономический эффект от использования изобретения определяется повышением динамической точности дифференцирования при сохранении сглаживающих свойств.40 1,Дифференцирующее устройство, содержащее усилитель с управляемым коэффициентом передачи, вход которого является входом устройства, а выход подключен к входу интегратора и Формирователя импульсов опорной частоты, первый запоминающий элемент, информационный вход которого через ключ связан с выходом интегратора, а,выход соединен с информационным входом второго запоминающего элемента выходы первого и второго запоФЯ .минающих элементов соединены с соответствующими входами блока вычитания, выход формирователя импульсов опорной частоты через преобразова 52 6 тель частота-напряжение связан с управляющим входом усилителя с управ-ляемым коэффициентом передачи и через одновибратор с входом первогоэлемента задержки, выход которогосоединен. с управляющим входом ключаи через. второй элемент задержки - с .входом сброса интегратора, о т л и .ч а ю щ е е с я тем, что, с целью,повышения динамической точности, устройство содержит два элемента ИЛИ,а также л. каналов, каждый яз которыхсодержит ключ, два элемента задержки интегратор и Фазосдвигающий блок,при этом вход интегратора каждого ка"нала соединен с выходом усилителяс управляемым коэффициентом передачи, первый вход фазосдвигающего блока подключен к выходу одновибратора,второй вход фазосдвигающего блокаподключен к выходу преобразоаателячастота-напряжение, выход фазосдвигающего блока в каждом канале соединен с входом первого элемента задержки канала и с соответствующим входомпервого элемента ИЛИ, выход первогоэлемента задержки канала соединен ссоответствующим входом второго элемента ИЛИ, с входом второго элемента .задержки канала и с управляющим входом ключа, выход второго элементазадержки канала соединен с входомсброса интегратора того же канала,выход которого через ключ соединен свходом первого запоминающего элемен"та, выход одновибратора соединен ссоответствующим входом первого элемента ИЛИ, выход которого соединенс управляющим входом второго запоминающего элемента, выход первогоэлемента задержки соединен с соответ"ствующим входом второго элемента ИЛИ,выход которого соединен с управляю"щим входом первого запоминающего элемента. 2. Устройство по и. 1, о т л ич а ю щ е е с я темчто фазосдеигающий блок содержит интегратор, компаратор и одновибратор, при этом вход сброса интегрвтора является первым входом блока, информационный, вход интегратора является вторым входом блока, выход интегратора соединен с первым входом компаратора, второй вход которого подключен к шине зада" ния фазы, а выход компаратора соеди- нен с входом одновибратора, выход которого является выходом блока,.Источники информации,принятые во внимание при экспертизе Авторское свидетельство СССР И 351159; кй. С 01 Р 15/00, 1969,976452 82, Авторское свидетельство СССР по заявке И 2883283/18-24,кл. С 06 6 7/18, 1980 (прототип) .Заказ 9005/76 Тираж 731 ПодписноеВНИИПИ Государственного комитета СССР,по делам изобретений и открытий113035, Москва, Ж, Раущская наб., д. 4/5Ффилиал ППП "Патент", г. Ужгород, ул. Проектная,