Устройство циклового фазирования

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСН ХРЕСПУБЛИК 126436(9 ГОСУДАРСПО ДЕЛ ЬСТВУ РБ) 9.0 и 11 ии блокпителейизато ал ра 2. С ционные последоют на БУ 3 и 6,умножение на ли узловая синх низ ац БУ 3 на РБ следовател вероятност ходе БУ 6 узловой с авиа нхрон ероят символы споявлятьсяс РБ 9 сигнения узлолает на БВ а в о й сиС 1 енного интервалэловую синхрониожную, а сигналого интервала 58 на время, опрУЗи 6. 2 ил. 4 Б ВЕННЫЙ КОМИТЕТ СССРИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ОПИСАНИЕ ИЗ К АВТОРСКОМУ СВИДЕТЕ(46) 15.10.86. Бюл. В 38 (71) Харьковский ордена Ленина политехнический институт им.В.И.Ленина (72) В,П.Гетман, М.А.Иванов и 1 О.В.Щербина(56) Авторское свидетельство СССР У 511717, кл. Н 04 Ь 7/08, 1974.Авторское свидетельство СССР У 924888, кл. Н 04 Ь 7/00, 1979. (54) УСТРОЙСТВО ЦИКЛОВОГО ФАЗИРОВА(57) Изобретение относится к техникесвязи и может использоваться приприеме дискретной информации. Пельизобретения - повышение помехоустойчивости. Устр-во содержит блок выделения и распределения канальныхсимволов БВРКС) 1, декодер 2, блоки умножения на обраэукнцие многочлены (БУ) 3 и 6, синхрогенераторсчетчик временного интервала 5,50 4 Н 04 Ь 7/00 7/О/ ЕТЕНИЯключи 7 и 8 и решающ РБ 9 состоит из нак и двухпорогового ан БВРКС 1 две информа вательности поступа в которых происходи соотв.многочлены, Е установлена правильно 9 будет поступать по ьность нулей. При это ь появления единиц на 0,5. При нарушении эации единичные остью 0,5 будут лсоде БУ 3. При этом. еобходимости измехронизации постуна счетчик вре. БВРКС 1 меняет ацию на противопо" со счетчика временэакрывает ключи 7 фф еделяемое емкостью ЯФЭ30 Изобретение относится к технике связи и может быть использовано для циклового фазирования кодов при приеме дискретной информации.Цель изобретения - повышение по мехоустойчивости.На фиг.1 представлена структурная электрическая схема устройства циклового фазирования; на фиг.2 - пример реализации счетчика временного ,. 10 интервала.Устройство циклового фазирования содержит блок 1 выделения и распределения канальных символов, декодер 2, первый блок 3 умножения на абра зующие многочлены, синхрогенератор 4, счетчик 5 временного интервала, второй блок 6 умножения,на образующие многочлены, первый и второй ключи 7 и 8, решающий блок 9, при этом 20 решающий блок 9 содержит первый и второй накопители 1 О и 11 и двухпороговый анализатор 12, а счетчик 5 временного интервала содержит элемент И 13, счетчик 14, триггер 15.Устройство работает следующим образом.С выхода блока 1 выделения и распределения канальных символов инфор" мационные последовательностиТ (О) = Т(0) Е(0) + К(0) иТ,(0) = Х(Э) Е (Э) + Е,(0)поступают на входй первого 3 и второго 6 блоков умножения на образующие многочлены в различных комбинациях, При этом в первом 3 блоке умножения на образующие многочлены первая последовательность Т,(0) умножается на многочлен Е (0), а вторая последовательность ТЭ) умножается на многочлен Е,(0). Если узловая синхронизация установлена правильно, то на выходе первого блока 3 умножения на образующие многочлены при отсутствии ошибок будет постоянно следо 45 вать последовательность нулей. В это же время во втором 6 блоке умножения на образующие многочлены первая последовательность Т,(0) умножается на многочлен Е(0), а вторая последовательность Т(0) умножается на многочлен Е (0), При этом очевидно, что независимо от наличия ошибок в канале связи вероятность появления единиц на выходе второго блока 6 умножения на образующие многочлены равна вероятности появления единичного символа в информационных последовательностях Т, (Э) и Т (Э), т.е равна 0,5. Этот Жакт фиксируется решающим блоком 9, и устройство циклового фазирования сохраняет прежнее состояние узлового синхронизма,При возникновении вставок и выпадений символов, число которых не кратно двум, узловая синхронизация нарушается. При этом уже второй блок 6 умножения на образующие мио-. гочлены умножает первую пжледовательность Т,(0) на многочлен Е (0), а вторую последовательность Т (0)2 на многочлен Е,(0), В это же время первый блок 3 умножения на образующие многочлены умножает цоследовательность Т,(0),на многочлен Е 1(0),; а последовательность Т (0) на многочлен Е(0) и на его выходе появляются 1 едийичные символы с вероятностью 0,5. Этот факт фиксируется решающим блоком 9, и он выдает сигнал о необходимости изменения узловой синхронизации в блок вычитания и распределения канальных символоЪ 1 и в счетчик временного интервала 5. По этому сигналу блок выделения и распределения канальных символов изменяет, узловую синхронизацию на противоположную. Одновременно по этому же сигналу срабатывает триггер 15, и синхроимпульсы от синхрогенератора через элемент И 13 поступают на счетный вход счетчика 14, емкость которого определяется числом ячеек в первом 3 и втором 6 блоках умножения на образующие много- члены.При переполнении счетчика 14 сигналом с его выхода триггер 15 устанавливается в исходное состояние., Таким образом, в течение времени, определяемого емкостью счетчика 14на выходе триггера 15 присутствует сигнал, удерживающий первый и второй ключи 7,и 8 в закрытом положении. За это время информация, оставшаяся в ячейках памяти первого 3 и второго 6 блоков умножения на образующие многочлены от прежнего состояния уз- ловой синхронизации, "вытолкнута" символами последовательностей, соответствующих новому состоянию узловой синхронизации. При этом решающий блок 9 контролирует это новое состояние.3 1264364Формула изобретения э Составитель Н,ЛебедянскаяГулько Техред И.Попович орректор В.Синицкая едактор Заказ 5576/58 Тираж 624 ВНИИПИ Государственного ко по делам изобретений и 113035, Москва, Ж, Рауводписное митета СССРткрытийкая наб., д.4/5 Производственно-полиграфическое предприятие, г.ужгород, ул, Проектна Устройство циклового фазирования, содержащее блок выделения и распределения канальных символов, вход ко торого является входом устройства, декодер, выход которого является выходом устройства, и решающий блок, выход которого соединен с управляющим входом блока выделения и распре деления канальных символов, первый ,и второй выходы которого соединены соответственно с первым и вторым входами декодера, о т л и ч а ю щ е - е с я тем, что, с целью повышения 15 помехоустойчивости, в устройство введены первый и второй блоки умножения на образующие многочлены, первый и второй ключи, синхрогенератор и счетчик временного интервала, при Ю том выходы блока выделения и распределения канальных символов соединены соответственно с первыми и вто рыми информационными входами первого и второго блоков умножения на образующие многочлены, выходы которых через соответствующие первый и второй ключи соединены с входами решающего бпока, выход синхрогенератора соединен с синхровходами решающего блока, первого и второго блоков умножения на образующие многочлены, блока выделения и распределения канальных символов, декодера и счетчика временного интервала, выход которого соединен с управляющими входами первого и второго ключей, при этом выход решающего блока также соединен с управляющим входом счетчика временного интервала.