Адресный формирователь

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ и 955192 Союз СоветскихСоциалистическихРеспублик(1 М. Кп.з с присоединением заявки Нов С 11 С.7/00(23) ПриоритетГосударственный комитет СССР по делам изобретений и открытийР 3 УДК б 81, 327, б (088.8) Опубликовано 300882. Бюллетень Мо 32 Ф Дата опубликования описания 300882(5 НЫЙ ФОРМИРОВАТЕЛ сИзобретение отнрдится к вычислительной технике и может быть исполь-.зовано в интегральном полупроводниковом динамическом запоминающем устройстве с произвольной выборкой данных.Известен адресный формирователь,содержащий разбалансированный триггер, к каждому из плеч которого под-, ключены нагрузочные транзисторы, и к одному из плеч которого подключентранзистор ввода адреса, элемент пред-заряда, элемент разряда и выходной буфер Ц .Недостатком такой схемы адресного формирователя является ее невысокая надежность в работе из-за разбаланса в триггере, который зависит от раз-,броса технологических параметров.Наиболее близким к предлагаемомутехническим решением является адре ный формирователь, содержащий переключающий элемент, элемент вводаадреса, элемент предзаряда и выходной буфер.Переключающий элемент содержитпервый и второй переключающие транзисторы, третий-и четвертый нагрузочные транзисторы, пятый и шестой управляющие транзисторы, Сток первого транзистора соединен с затвором второго транзистора,с истоком, третьего,транзистора, с затвором шестого транзистора и образует левое плечотриггера, сток второго транзистора сое- .динен с затвором первого транзистора,с истоком, четвертого транзистора,с затвором пятого транзистора и образует правое плечо триггера,Стони нагрузочных транзисторовобъединены й образуют первый управляющий вход адресного формирователя Ф 1,Затвор третьего транзистора соединенсо стоком пятого транзистора, затворчетвертого транзистора соединен состоком шестого транзистора. Истокипервого, второго, пятого и шестоготранзисторов подсоединены к общейшине. К плечам триггера подключен2 О элемент ввода адреса, который содержит седьмой и восьмой управляющиетранзисторы, девятый и десятый входные транзисторы, одиннадцатую и двенадцатую емкости, разряжакщий транзистор, заряжающий транзистор, пят"надцатый и шестнадцатый транзисторы, Затвор каждого из управляющихтранзисторов соединен со стоком одного иэ входных транзисторов и верхней обкладкой одной из емкостей.ному адресному сигналу из-за протекания сквозного тока через третий и седьмойтранзисторы в момент подачи первогоуправляющего сигнала ф 1 при входномадресном сигнале на стоке девятоготранзистора равном "1" и отсутствияэтого сквозного тока при "О" сигналена входе.Этот недостаток понижает надеж-,35 40 ность работы адресного формирователя и усложняет условия синхронизациизапоминающего устройства, в которомон может быть применен.Цель изобретения - повышение надежности путем обеспечения нечувствительности задержки прохождения сигнала через адресный формирователь квходному сигналу адреса, а также повышение быстродействия. Поставленная цель достигается тем 1 что в адресный формирователь, содержащий переключающий элемент, элемент ввода адреса, элемент предзаряда ивыходной буфер, введены два разделиттельных транзистора, включенных между нагрузочными и управляющими транзисторами переключающего элемента,введен элемент разряда, содержащий .транзисторы заряда, разряда, включения и сброса, у которых затвор транзистора разряда соединен с истокомтранзистора .включения и стоком транзистора сброса, истоки транзисторовразряда и сброса соединены с.общей 55 60 Стоки управляющих транзисторов под- .ключены к плечам триггера. Истокодного из входных транзисторов образует вход адресного, а исток другого - вход опорного сигнала. Затворчетырнадцатого транзистора соединен 5с истоком пятнадцатого.и стоком шестнадцатого транзисторов, исток четырнадцатого транзистора соединен с затворами тринадцатого и шестнадцатоготранзисторов и с первым управляющим 10входом адресного формирователя, Сто-,ки тринадцатого и четырнадцатоготранзисторов соединены с нижнимиобкладками одиннадцатой и двенадцатой емкостей, Сток пятнадцатого тран зистора соединен с источником питания. Затворы девятого и десятоготранзисторов соединены с входом элемента предзаряда и образуют второйуправляющий вход адресного формирователя Ф 2. Истоки транзисторов седьмого, восьмого, тринадцатого и шестнадцатого соединены с общей шиной,Стоки пятого и шестого транзисторов соединены с соответствующими входами элемента предзаряда и входамивыходного буфера, который имеет двавыхода - прямой и инверсный и управляющий вход сигнала Ф 3 2,Недостатком такой схемы адресногоформирователя является чувствительность зацержки прохождения .сигналачерез адресный формирователь к входшиной, сток транзистора разряда соединен с истоком транзистора заряда и соединен с истоками ключевых и управляющих транзисторов переключающего элемента. Стоки транзисторов заряда и включения соединены с,шиной питания. Затвор транзистора включения соединен с первым управляющим входом адресного формирователя, затворы транзисторов заряда и сброса соединены с вторым управляющим входом адресного формирователя, А также, элемент ввода адреса содержит два транзистора, соединенных по схеме триггера, плечи которого образуют выходы элемента ввода адреса, два вход-. ных транзистора, транзисторы управляющий, включения и сброса, у которых сток транзистора включения соединен с затвором одного из входных транзисторов и образует вход опорного сигнала, затвор второго входного транзистора образует вход адресного сигнала. Сток каждого из входных транзисторов подключен к одному из истоков транзисторов, образующих триггер, истоки входных транзисторов соединены со стоком управляющего транзистора, затвор которого соединен с истоком транзистора включения и со стоком транзистора сброса. Затвор транзистора включения соединен с первым управляющим входом адресного формирователя, затвор транзистора сброса соединен с вторым управляющим входом адресного формирователя. Истоки транзисторов управляющего и сброса соединены с общей шиной.На фиг.1 изображена схема адресного формирователя, на фиг,2 - временные диаграммы работы адресного формирователя.Адресный формирователь содержит переключающий элемент, элемент разряда, элемент ввода адреса, элемент предзаряда и выходной буфер. Переключающий элемент содержит первый 1 и второй 2 переключающие транзисто= ры, третий 3 и четвертый 4 нагрузочные транзисторы, пятый 5 и шестой б управляющие транзисторы, седьмой 7 и восьмой 8 разделительные транзисторы. Сток первого транзистора соединен с затворами второго и шестого и с истоком третьего транзистора. Сток второго транзистора соединен с затворами первого и пятого и с истоком четвертого транзисторов. Исток седьмого транзистора соединен с затвором третьего транзистора, исток восьмого транзистора соединен с затвором четвертого транзистора. Стоки пятого и седьмого транзисторов соединены с первым выходом элемента предзаряда, стоки шестого и восьмого транзисторов соединены с вторым выходом элемента предэаряда. Затворы седьмого и восьмогоУзлы 20-24 заряжены,до высокогоуровня напряжения, в узлах 25-28 установлен нулевой уровень напряжения.На адресный вход подан адресный сигнал ЦВ . На вход опорного сигнала пс дан опорный сигнал Цо, величина которого равна фоф"Вх+ "Вх "оп транзисторов соединены с источником питания, Стоки третьего и четвертого транзисторов объединены и образуют первый управлякщий вход адресного формирователя ф 1. Элемент разряда содержит транзисторы заряда 9, разряда 10, включения 11 и сброса 12, у которых затвор тран: зистора разряда соединен с истоком транзистора включения и стоком транзистора сброса. Сток. транзистора разряда соединен с истоком транзистора заряда и а истоками переключающих и управляющих транзисторов переключающего элемента, Стоки транзисторов включения и заряда соединены с источником питания. Истоки транзисторов разряда и сброса соединены с общей шиной. Затвор транзистора включения соединен с первым управляющим входо адресного формиро,вателя. Затворы транзисторов заряда и сброса соединены с входом элемента предзаряда и образуют второй управляющий вход адресного формирователя Ф 2. Элемент ввода адреса содержитогринадцатый 13 и четырнадцатый 14 входные транзисторы, пятнадцатый 15 и шестнадцатый 16 транзисторы, соединенные в виде триггера, плечи которого образуют выходы элемента ввода,адреса, транзисторы управляющий17, включения 18 и сброса 19. Сток.транзистора включения соединен с затвором четырнадцатого входного транзистора и образует вход опорногосигнала, сток каждого из входных35транзисторов соединен с истоком одного из транзисторов, образующихтриггер. Истоки входных транзисторовсоединены со стоком управляющего .транзистора, затвор которого соединен .с истоком транзистора включенияи со стоком транзистора сброса. Зат,вор транзистора включения соединенс первым управляющим входом, затвортранзистора сброса - с вторым Управляющим входом адресного формирователя, Истоки транзисторов сброса иуправляющего соединены с общей шиной.Затвор тринадцатого входного транзистора образует адресный вход формирователя. Выходы элемента ввода адре;са соедийены с выходами цемента предзаряда и с входами выходного буфера,имеющего два выхода - прямой У.ц, иинверсный О и третий управляющийвход сигнала ФЗ, 5 В исходном состоянии на первом и третьем управляющих входах установленнизкий уровень напряжения сигналов Ф 1 и Ф 3, на втором управлякцем входе 60 высокий уровень напряжения сигнала Ф 2. Транзисторы 9,12 и 19 - находятся в открытом состоянии, на выходах элемента предзаряда установлен высо кий уровень напряжения, 65 о"где Ув , Ц - соответственно максимальное значение уровня ф 0", и минимальное значение уровня "1" входного адресного сигнала.При входном адресном сигнале равном единице, т,е. 2,4 В 1 Цв 5 В, узел 28 заряжается до напряжения Чщ =бв" -Чт 7 Цоп Чт где Ч- пороговое напря- жение транзистора, поэтому транзистор 14 закрыт йо цепи истока. В начале рабочего интервала высокий уровень сигнала Ф 2 снимается, транзисторы 9, 12 и 19 переходят в закрытое состояние, выключается элемент предзаряда и подается высокий уровень сигнала, Ф 1, Транзистор 18 открывается и на затворе транзистора 17 устанавливается напряжение опорного источника, транзистор 17 переходит в проводящее состояние и начинает разряжать узел 28, Размеры транзисторов 15,16 13, 14 и 17 выбраны таким образом, чтобы транзистор 14 продолжал оставаться в закрытом состоянии, Одновременно через открытые транзисто ры 3 и 4 начинается заряд узлов 20 и 21. При этом за счет бутстрапнрго действия емкостей затвор канал транзисторов 3 и 4 напряжение в узлах 24 и 25 повышается и транзисторы 7 и 8 оказываются закрытыми по цепи истока. Через открытые транзисторы 15,13 и 17 начинается разряд узла 23. Суммарная емкость в узле 23, к которому подключены стоки транзис торов 6,8 и 15, выход элемента пред- заряда, вход выходного буфера и затвор транзистора 16 во много:;раз больше емкости в узле 25, к которому подключен исток транзистора 8 и затвор транзистора 4Поэтому небольшое уменьшение потенциала в узле 23 приводит к резкому уменьшению потенциала в узле 25. Транзистор 14 продолжает .оставаться в закрытом состоянии, поэтому узел 22 не разряжается и потенциал в узле 23 остается высоким. К этому моменту времени через открытый транзистор 11 на затворе разряжающего транзистора 10 устанавливается высокий уровень напряжения, транзистор 10 переходит .в открытое состояние и начинает разряжать общий узел 26. В следствие понижения потенциала в узле 25", проводимость нагрузоч 955192ного транзистора 4 оказывается меньше, чем проводимость нагрузочного транзистора 3, узел 21 разряжается а узел 20 остается заряженным до высокого уровня напряжения, происходит ускоренный разряд узлов 23 5 и 25, через открытые транзисторы б и, 10, а в узлах 22 и 24 сохраняются высокие уровни напряжения, После разряда узла 23 транзистор 14 выходит из закрытого состояния, 10 поскольку на его истоке в узле 28, устанавливается нулевой уровень напряжения. Однако разряд узла 22 через транзисторы 16,14 и 17 не происходит благодаря закрытому состоянию транзистора 16, на затворе которого устанавливается нулевой уровень напряжения.В результате на входах выходного буфера,. подключенных .кузлам 22 и 23, устанавливается разност- ный сигнал, соответствующий входному адресному сигналу П . После этого подается высокий уровень сигнала Ф 3 и на выходах выходного буфера устанавливаются соответствующие выходные сигналы ПВы и 0 вых По истечении необходимого времени выдержки адреса высокие уровни сиг" налов Ф 1. и ФЗ снимаются и.подается высокий уровень сигнала Ф 2, адрес- ЗО ный формирователь переходит в исходное состояние.Работа адресного форкирователя при нулевом адресном сигнале на его входе аналогична работе при единич ном входном сигнале. Формула изобретения40Адресный формирователь, содержащий переключающий элемент, включающий первый и второй переключающие транзисторы, соединенные триггерной связью, третий и четвеРтый нагрузоч .ные транзисторы, стоки которых объединены,и являются первым управляющим входом адресного формирователя, пятый и шестой управляющие транзистЬры, затвор каждого из которых под О соединен к одному из плеч триггера, элемент предзаряда, вход которого яв- ляется вторым управляющим входом 1 адресного формирователя, выходной буфер, элемент ввода адреса, выходыкоторого соединены с одним из выходов элемента предзаряда, со стороныодного из управляющих транзисторови с одним из входов выходного буфера, отличающийся тем,,что, с целью повышения быстродействияи надежности адресного формирователяон содержит элемент разряда, выполненный из транзисторов заряда, разряда, включения и сброса, у которыхсток транзистора разряда соединен систоками переключающих и управляющих транзисторов переключающего элемента, его затвор соединен с истокомвключающего транзистора, со стокомтранзистора сброса, исток транзистора заряда соединен со стоком транзистора разряда, а его сток - с ши=ной питания, элемент ввода адреса,выполненный на транзисторах, солдинен.ных по схеме триггера, плечи которого образуют выходы элемента вводаадреса, два входных транзистора,транзисторы управляющий, включенияи сброса, сток транзистора включениясоединен с затвором одного из входных транзисторов и являются входомопорного сигнала, .стоки входных транзисторов подключены к истокам транзисторов элемента ввода адреса, истоки входных транзисторов соединенысо стоком управляющего транзистора,затвор которого соединен систокомтранзистора включения и со стокомтранзистора сброса, затворы транзисторов включения элементов разрядаи ввода адреса соединены с первымуправляющим входом адресного формирователя, затворы транзисторов сбросаэтих элементов и транзистора зарядаэлемента разряда соединены с вторымуправляющим входом адресного формирователя, истоки транзисторов управляющего, разряда и сброса этих жеэлементов соединены с общей шиной,стоки управляющих транзисторов переключающего элемента соединены с затворами нагрузочных транзисторов через разделительные транзисторы.Источники информации,принятые во внимание при экспертизе1. Патент США Р 4677031,кл. 6 11 С 7/00, опублик. 1978.2, Электроника, 1977, Р 3, с.4855 (прототип) .955192 В, .Мещанов.та Коррек рМ. Шарошиг 47/бО тираж 622 НИИПИ Государственного комите по делам изобретений и откры 13035, Москва, Ж, Раущская Заказ 4 Проектная, 4 лиал ППП "Патентф, г. Ужгоро ФыгСоставителедактор Н, Гриыанова 1 ехред Т.фа ПодписиСССРй