Преобразователь двоичного однопеременного кода в позиционный двоичный код

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскикСоциалистическимиРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Э(23) Приоритет С 06 Г 5/02 Государственный комитет СССР по делам изобретениИ и открытийДата опубликования описания 300882(54) ПРЕОБРАЗОВАТЕЛЬ- ДВОИЧНОГО ОДНОПЕРЕМЕННОГ КОДА В ПОЗИЦИОННЫЙ ДВОИЧНЫЙ КОД т томатитехнике постро мах обовании тельных статичесод, содерлогичес-, импулье з т н Изобретение относится к авке и цифровой вычислительнойи может быть использовано приении преобразователей в систеработки информации и в оборудс точным перемещением исполниорганов.Известен преобразователького кода Грея в двоичный кжащий регистр входного кодакие блоки и распределительсов 111 .Недостатоктоит в ограничевоэможностях, пвает преобраэовго двоичного кНаиболее блиявляется преоброднопеременногодвоичный код, споследовательномладшим элементности по однойобразователя, киз которых подкющему разряду рНедостаток иеля состоит вальных воэможн данного устройства соснных функциональных оскольку оно обеспечиание только рефлексноода (кода Грея), эким к предлагаемому азователь двоичного кода в позиционный одержащий соединенныеот старших разрядов к ы отрицания равноэначв каждом разряде прероме старшего, каждаячена к соответствуфлексного кода 2 .вестного преобразоваограниченных функциоостях, поскольку он акже не может быть 1 еобраэования смещаемог д р ого кода.Цель изобретения - расширение класса решаемых задач путем преобразования смещаемого однопеременного кода.Поставленная цель достигается тем, что в преобразователе двоичного одно- переменного кода в позиционный двоичный код содержащем группу блоков управляемых полусумчаторов, первый вход -го блока управляемых полусумматоров ( - от 1 до ), где и - число разрядовипреобразуемого кода, является Входом (21-1)-го разряда входного кода пре-образователя, а второй вход 1-го блока управляемых полусумматоров соединен с первым выходом (+1)-го блока управляемых полусумматоров и является (21-1)-м разрядом выходного кода преобразователя, а ый блок управляемыхиполусумматоров вйполнен в виде элемента отрицания равнозначности, первый вход которого соединен с (и)-ым разрядом входного кода преобразователя, а второй. вход - с и -ым разрядом входного кода преобразователя и с иым разрядом выходного кода преобразователя, третий вход-го блока управляемых полусумматоров соединен с 2 955023-ым разрядом входного кода преобразователя, четвертый вход-го блока управляемых полусумматоров соединен с 21-м разрядом выходного кода преобразователяи с вторым выходом (+1) - го блока управляемых полусумматоров.Кроме того, в преобразователе блок управляемых полусумматоров содержит три элемента отрицания равнозначности, два элемента И, элемент ИЛИ и элемент НЕ, вход которого является 10 вторым входом блока управляемых полу- сумматоров и соединен с первыьи входами первого элемента И и первого элемента отрицания равнозначности, выход которого является первым выхо дом блока управляемых полусумматоров, первый вход которого соединен с вторым входом первого элемента И и первым входом второго элемента отрицания равнозначности, выход которого соеди 20 нен с вторым входом первого элемента отрицания равнозначности, а второй вход второго элемента отрицания равнозначности является третьим входом блока управляемых полусумматоров и соединен с первым входом второго элемента И, второй вход которого соединен с выходом элемента НЕ, выходы первого и второго элементов И через элемент ИЛИ соединены с первым вхо. дом третьего элемента отрицания равнозначности, второй вход которого является четвертым входом блока управляемых полусумматоров, а выход третьего элемента отрицания равнозначности является вторым выходом ьлока уп- З 5 равляемых полусумматоров.Смещаемый однопеременный код формируется на кодовых дорожках, имеющих рисунок кодовых площадок вида 2-3-3-2-3 парами разрядов,что поз воляет вдвое сократить число кодовых дорожек и соответственно габариты преобразователя перемещения в код.На фиг.1 дана блок-схема предлагаемого преобразователя; на фиг.2 - 45 элементная схема блска управляемых и ол у сумматор ов .Преобразователь двоичного однопеременного кода в позиционный двоичный код содержит (фиг.1) элемент 1 отрицания равнозначности, входы которого подключены к старшим разрядам АМ, А Мдвоичного однопеременного кода, и блоки 2 управляемых полусумматоров, каждый из которых имеет четыре входа и два выхода. Блоки 2управляемых полусумматоров соединены последовательно от старших разрядов к младшим, причем два входа последующего блока подключены соответственно к двум выходам предыдущего блока 2,60 а два других входа подключены к соответствующей паре разрядов двоичного однопеременного кода.Блок 2 управляемых полусумматоров содержит (фиг.2) первую схему 3 отрицания равнозначности, к одному входу которой подключен вход блока управляемых полусумматоров 2, а к другому входу подключен выход элемента И 4, входы которого подключены соответственно к выходам И 5-6, Первый вход элемента И 6 подключен к входу блока 2 управляемых полусумматоров, к входу элемента НЕ 7 и первому входу элемента 8 отрицания равнозначности, второй вход которого подключен к выходу элемента 9 отрицания равнозначности.Рассмотрим процесс преобразования двоичного однопеременного кода, начиная со старших разрядов. Для этого в исходном коде четырех старших разрядов выделим каждую 2"кодовую комбинацию и полученный сжатый код сведем в табл.1.В результате преобразования пер-, вых двух строк табл.1 элементом 1 отрицания равнозначности получим табл.2 коЩовых комбинаций входов блока 2 управляемых полусумматоров.Результаты преобразования строк табл.2 логическими элементами, входящими в логический блок 2 сведены в табл.,З.Кодовые .комбинации четырех старших разрядов результирующего кода образуются первыми двумя строками табл.2 и последними двумя строками табл. 3 и в совокупности формируют позиционный двоичный код.На входы следующего блока 2 поступают выходы предыдущего блока 2 управляемых полусумматоров и М-й, М-й разряды двоичного однопеременного кода.Выделяя из исходного кода каждую 8.52 -ю кодовую комбинацию, для кодовых комбинаций входов этого блока получим периодически повторяющую аабл.2, а.затем табл.З.Преобразование исходного двоичного однопеременного кода остальными блоками 2 управляемых полусумма- торов аналогично описанному и в результате на выходе преобразователя формируется двоичный позиционный (М+1)-разрядный код.Применение предлагаемого преобразователя обуславливает возможностью сопряжения малогабаритных преобразователей перемещения в однопеременный код со стандартной аппаратурной переработки цифровой информации.3хаЮ3о ло 1Х1 11сР11 о оо о о о - .1 - о о оо сч еч сч г о о о о о р оформула изобретения 1. Преобразователь двоичного од-. нопеременного кода в позиционный двоичный код, .содержащий группу блоков управляемых полусумматоров, первый вход-го блока управляемых полу- сумматоров (- от 1 до у), где п число разрядов преобразуемого кода, является входом (2 -1)-го разряда входного кода преобразователя, а вто рой вход-го блока управляемых полусумматоров соединен с первым выходом ( +1)-го блока управляемых полу- сумматоров и является (2-1)-м разрядом выходного кода преобразователя, 15 а й блок управляемых полусумматоа2ров выполнен в виде элемента отрицания равнозначности, первый вход которого соединен с (а)-м разрядом входного кода преобразователя, а вто рой вход - с р -м разрядом входного кода преобразователя и с П -м разрядом выходного кода преобразователя, о т - л и ч а ю щ и"й с я тем, что, с це-. лью расщирения класса решаемых задач путем преобразования смещаемого одно- переменного кода, в нем третий вход -го блока управляемых полусумматоров соединен с 2 -м разрядом входного кода преобразователя, четвертый вход -го блока управляемых полусумматоров соединен с 2-м разрядом выходного кода преобразователя и с вторым выходом ( +1)-го блока управляемых полусумматоров.2, Преобразователь по п.1, о т л и-З 5 ч а ю щ и й с я тем, что в нем блок управляемых полусумматоров содержиттри элемента отрицания равнозначнос-ти, два элемента И, элемент ИЛИ и элемент НЕ, вход которого является вторым входом блока управляемых полу- сумматоров и соединен с первыми входами первого элемента И и первого элемента отрицания равнозначности, выход которого является первым выхо" дом блока управляемых полусумматоров, первый вход которого соединен с вторым входом первого элемента И и первым входом второго элемента отрицания равнозначности, выход которОго соединен с вторым входом первого элемента отрицания равнозначности, а второй вход второго элемента отрицания равнозначности является третьим входом блока управляемых полусумматоров и соединен с первым входом второго элемента И, второй вход которого соединен с выходом элемента НЕ, выходы первого и второго элементов И через элемент ИЛИ соединены с первым входом третьего элемента отрицания равнозначности, второй вход которого является четвертым входом блока управляемых полусумматоров, а выход третьего элемента отрицания равнозначности является вторым выходом блока управляемых полусумматоров.Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССР9 369706, кл. Н,ОЗ К 13/24, 1970.2. Филиппов А.Г. и Белкин О.С.Проектирование логических узлов ЭВМ.М., "Советское радио", 1974, с.81-83955023 Составитель И.Аршавскиедактор Н.Ковалева Техред А.Ач Н.Король ор пис но 5 Филиал ПП 437/52 Тираж 731 ВНИИПИ Государстве по делам изобрет 113035, Москва, Ж Пого комитета СССРий и открытийРаушская наб жгород, ул.Проектная, 4