Устройство для вычисления стандартных функций

ОП ИСАНИЕИЗОБРЕТЕН ИЯк двтоескомю свидетельству Соек СоввтсиикоциапистичвсиРеспублик в 942032(ц)м. кл.0 06 Р 15/20 6 06 Г 1/02 ВауАаретэеазВИ кеиктет СССР аа аеаетт кеееретеккй к втериткИОпубликовано 07, 07, 82. Бюллетень М"25 Дата опубликования описания 07. 07. 82(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ СТАНДАРТНЫХ ФУНКЦИЙ 1Изобретение относится к вычислительной технике , в частности к устройствам для вычисления стандартных Функций.Известно устройство, содержащее5 накопитель, сумматор, блок местного управления и регистр сдвига, последовательно соединенный с регистром входного слова. В накопителе каждому числу, записанному в старших разрядах регистра входного слова, соответствует базисное выходное слово и ряд приращений. Результат получается пу" тем суммирования базисного слова и одного из приращений, соответствую" 15 щего коду младших разрядов регистра входного слова1. Недостаток этого устройства " нерегулярность структуры и большой 20 объем оборудования.Наиболее близким по своей техни" ческой сущности к предлагаемому является устройство для вычисления адресов табличных функций, содержащее регистр адреса команд, выходы которого соединены с первой группой входов сумматора и через регистр адреса " с входами блока памяти, выходы которого через выходной регистр соединены с второй группой входов сумматора и с первой группой входов регистра аргумента, выходы которого соединены с третьей группой входов сумматора, выходы которого соединены с первой группой входов устройства, уттравляющий вход которого соединен со счетным входом регистра адреса, а вторая группа входов регистра аргумента соединена с второй группой .входов устройства, причем выходы ре гистра аргумента соединены с входами Элементов И первой группы, выходы которых соединены с четвертой груп" пой входов сумматора. В этом устройстве в блоке памяти хранятся табличные значения Функций, расположенных в ячейках в виде таблиц с постоянно3 9420 переменным шагом по адресам и узловые значения аргумента21.Недостатком известного устройства является низкое быстродействие, обьясняемое тем, что получение табличного значения происходит в два этапа) На первом этапе реализуется итерационный процесс поиска некоторого поддиапазона, в котором лежит значение аргумента, путем последовательного 10 На чертеже приведена функциональная схема устройства для вычисления стандартных Функций,Устройство содержит регистр 1 аргумента, выход первого младшего разряда которого соединен с первым входом дешифратора 2 и с прямым входом элемента 3 запрета. Второй вход Дешифратора 2 соединен с выходом второ. го разряда регистра 1, остальные и - 2 рязряда которого соединены через сумматор 4 адреса с входами первого блока 5 памяти и непосредственно - с входами второго блока 6 памяти. Разрядные выходы блоков 5 и 6 соединены соответственно с первой и второй группами входом сумматораНиже первая группа входов сумматора 7 обозначена шиной А, а вторая- шиной В, Каждый 1-й разрядный выход сумматора 7 соединен с 1-м входом первой группы входов мультиплексора 8 для передачи информации без сдвига и с+ 1 - м входом второй группы входов мультиплексора 8 для передачи информации со сдвигом на один разряд вправо, причем к старшему входу второй группы входов мультиплексора 8 подключен выход переноса сумматора 7. Сумматор 7 имеет два управляющих входа: первый 9 и второй 10, служащих соответственно для настройки сумматора 7 на сквозную пе- . редачу информации с шины А или шины В на выход сумматора, При отсутствии сигналов на входах 9 и 10 сумматора сравнения значения аргумента с узловыми значениями. Второй этап сводится к получению табличного значениявоспроизводимой функции путем выборки этого значения из памяти, Крометого, в ряде случаев не удаетсяполучить существенного сокращениянеобходимого обьема памяти по сравне"нию с постоянным шагом расположенияпо адресам табличных значений функ 20цииНедостатком известного устройстваявляется также нерегулярность расположения информации в блоке памяти.При этом известный способ получениятабличных значений Функций не позволяет воспроизводить немонотонныеФункции, что сужает класс воспроизводимых Функций, а известное устройство характеризуется сложностью30подготовки исходной информацией, необходимой для воспроизведения стандартных Функций во всем диапазонеизменения аргумента,Цель изобретения - повышение быстродействия устройства.Поставленная цель достигается тем,что в устройство для вычисления стандартных функций, содержащее регистраргумента, первый блок памяти, сумматор и выходной регистр, при этомвход устройства соединен с входомрегистра аргумента, введены дешифратор, элемент запрета, сумматор адреса, второй блок памяти, мультиплексор и элемент ИЛИ, причем выходы двух ф 5младших разрядов регистра аргументасоединены с входами дешифратора, авыходы старших разрядов - с входамисумматора адреса и второго блока памяти, выходы суммы сумматора адреса оподключены к входам первого блокапамяти, а выход переноса - к первомувходу элемента ИЛИ и инверсному входу элемента запрета, прямой входкоторого подсоединен к выходу первого разряда регистра аргумента, первая и вторая группы информационныхвходов сумматора соединены с выхода 32 4ми соответственно первого и второгоблоков памяти, первый управляющийвход - с первым выходом дешифратора,а второй управляющий вход - с выходом элемента ИЛИ, второй вход элемента ИЛИ подключен к второму выходудешифратора, третий выход которогоподключен к входу переноса сумматораадреса, 1-й вход первой группы и1 + 1 - й вход второй группы мультиплексора соединены с 1-и выходомсумматора, где 1 - 1и, и - числовыходов первого или второго блокапамяти, выход переноса сумматорасоединен со старшим входом второйгруппы входов мультиплексора, выходымультиплексора подключены к входамвыходного регистра, а управляющийвход мультиплексора - к выходу элемента запрета, при этом выходы выходного регистра соединены с выходами устройства.5 9420 7 последний выполняет обычную функцию арифметического сложения, Вход 9 сумматора 7 соединен с первым выходом дешифратора 2, а вход 10 - с выходом элемента ИЛИ 11, первый вход 5 , которого соединен с вторым выходом дешифратора 2, а второй вход - с инверсным входом элемента запрета и с выходом переноса сумматора 4 адреса, вход переноса которого с 1 еди нен с третьим выходом дешифратора 2, Выход элемента 3 запрета соединен с управляющим входом 12 мультиплексора 8, выходы которого соединены . с входами выходного регистра 13. 15Подготовка исходной информации, записываемой в блоки 5 и 6, осуществляется следующим образом. Обозначим множество всех значений дискретного аргумента через 20 Х 1 21 )1 О 122 1Здесь и - количество двоичных разрядов без учета знаков, которыми представлен аргумент х, Удалим измножества Х множество значений аргумента х, имеющих нечетные индексы, и обозначим его черези Х, = х г = 1,3,52 +12 -1 З 0 32 6сив У во втором блоке 6 памяти начинается с того же адреса, начинаяс которого расположен массив У впервом блоке 5 памяти, Так например,в первом болке памяти 5 по нулевомуадресу размещается 1(х), а во втором блоке 6 памяти по этому же адресу размещается Г(х), по первомуадресу в первом блоке размещаетсязначение Функции Г(х), а во втором 1(х) и т.д.Принцип работы устройства для вы"числения стандартных функций заключается в следуоцем.Если дискретный аргумент х некоторой функции т(х) принимает значенияв точках х , 5 = 0,4,84,2то соответствующее значение Функции 1(х) выбирается из первого блока 5 памяти. Если аргумент х прини"мает значения в точках х,,= 2,6,102+41, то соответствующее значение функции 1(хе) выби"рается из второго блока 6 памяти.Если аргумент х принимает значенияв точках х,.ь; Х, г=-1,3,5,2+1то соответствующее значение функцииГ(х 1,) вычисляется по формулеОчевидно, что оставшееся множествозначений Х = Х/Х 1 состоит из точекаргумента, имеющих четные индексы 35 МХ =(х 1, р О,2,О2 х 2Для всех значений аргумента х, принадлежащих множеству Х 2, вычисляются значения Функции 1(хР),Р = 0,2,4,2 к 2 - 2,Это множество обозначим через22 11(хр)1, р = 0,2,О,2 2"-2Иножество У разобьем на два подмножестваУ =(х ,5=024,824222 "4,У = Г (хв ) р 1=2, 6, 10 .4+ 2, 2 "2.2 иЗдесь 0 й к ;-, очевидно, что 507У = У 2 ЧУ . Значения функциийН1(х)С У", 5 = 0,4,8,4 к 2 -4размещаются в порядке возрастанияадресов друг за другом в первом блоке555 памяти а значения функции(хр)Ф, У,2=2,6,10,4 к+22 -2размещаются аналогичным образом вовтором блоке 6 памяти. При этом мас" При этом значения функцйй (х 1 ) и 1(х+,1) выбираются одновременноиз первого и второго блоков памяти.Если аргумент принимает значения вточках х б Х, значения индексау которых г = 3,7,11,15.то Гзначение Функции Г(х) выбираетсяиз второго блока 6 памяти, а значения Функции Г(х ) из первого блока 5 памяти. Прйчем значение Г(х ) из первого блока памяти 5 выбирается по адресу на единицу больше того адреса, по которому выбирается значение Г(х) из второго блока 6 памяти, Таким образом, производится линейная аппроксимация значений Функции в точках хе.Х,г = 1,3,52 к+1,; по значениям Функции в точках хХ и х Я 1( При этом точность воспроизведения Функции не хуже, чем при использовании известного ме ода кусочно- постоянной аппроксимации.Режим выработки табличного значения функции из одного или двух блоков памяти одновременно, а также настройка режимов работы сумматора 7, сумматора ч адреса и мультиплек 7 9420 сора 8 определяются комбинацией двух младших разрядов аргумента согласно таблице истинности.Устройство работает следующим об разом. 5Аргумент х в прямом коде заносится в регистр 1. В зависимости от комбинации двух младших разрядов регистра 1 на выходах дешифратора 2 появляются соответствующие управ ляющие сигналы, которые обеспечивают логику работы устройства согласно таблице истинности. Если значение двух младших разрядов регистра 1 равно 00, т.е. х .б Х 5=04,8, , 13 4 к,2" -4, то на йервом выходе дешифратора 2 появляется сигнал, поступающий на первый управляющий вход 9 сумматора 7, настраивая последний на сквозную передачу инфор мации с шины А. Одновременно содержимое остальных разрядов регистра 1, пройдя через сумматор 4, поступает на адресные входы первого блока 5 памяти, из которого выбирается со ответствующее значение функции Г(х) Е У 5=04 84"2 -4, которое через сумматор 7 поступает на входы мультиплексора 8, который настроен на передачу информа ции без сдвига .через первую группу входов. С выхода мультиплексора О выбранное значение функции поступает на входы выходного регистра 13, с выходов которого передается в арифметическое устройство для дальнейшей обработки.Если значение двух младших разрядов регистра 1 равно 0,1, т.е.40 х 1- Х 4 г = 5913. ., то в этом случае единичный сигнал с выхода младшего разряда регистра 1 через открытый элемент 3 запрета поступает на управляющий вход мультиплексора45 8, настраивая последний на передачу информации со сдвигом на один разряд вправо, т.е. через вторую группу входов. Одновременно из первого и второго блоков памяти выбираетсяпара значений функций Г(х) и Г(х,+ ), которая поступает йа первую и вторую группы входов сумматора 7, где происходит арифметическое сложение. Результат сложения передается через мультиплексор 8 со сдвигом на один разряд вправо, что соответствует делению на два, и заносится в выходной регистр 13. Таким 32 8образом реализуется преобразование 1.-Если значение двух младших разрядов регистра 1 равно 10, т.е. хек Х, 2=26102+42"-2 то на втором выходе дешифратора 2 появляется сигнал, который поступает на первый вход элемента ИЛИ. С выхода последнего единичный сигнал поступает на вход 10 сумматора 7, настраивая его на передачу информации с шины В. Одновременно из второго блока 6 памяти выбирается соответствующее значение функции Г(х )С У, 2=2,6,102+4 к 2 -2, которое через сумматор 7 и мультиплексор 8 поступает на входы регистра 13.Если в двух младших разрядах регистра 1 содержится код 11, т;е. хЕ Х, г=3,7,11,2-3, то на третьем выходе дешифратора 2 появляется сигнал, который поступает на вход переноса сумматора 4 адреса. В результате на адресных входах первого блока 5 памяти появляется значение адреса на единицу больше значения адреса в старших разрядах регистра 1, которое поступает на адресные входы второго блока б памяти. Из первого 5 и второго 6 блоков памяти выбирается пара значений функции Г(х ) и Г(х, ,). Одновременно единичный сигнал с выхода младшего разряда регистра 1 через открытый элемент 3 запрета поступает на управляющий вход 12 мальтиплексора 8, настраивая последний на передачу информации со сдвигом на один разряд вправо. Выбранные значения функций из блоков 5 и 6 памяти поступают на первую и вторую группы входов сумматора 7. Результат арифметического сложения передается со сдвигом на один разряд вправо через мультиплексор 8 в регистр 13, что соответствует делению суммына два.В случае, когда аргумент х принимает максимальное значение, на треть. ем выходе дешифратора 2 вырабатывается единичный сигнал, который поступает на вход переноса сумматора 4 адреса. Сигнал с выхода переноса сумматора 4 поступает на второй вход элемента ИЛИ и инверсный вход элемента 3 запрета, блокируя прохождение единичного сигнала с выхода младшего разряда регистра 1. Единичный сигнал с выхода элемента ИЛИ9 91203210поступает на вход 10 сумматора 7 ипозволяет повысить быстродействие, настраивает его на режим сквозной так как табличное значение стандарт.- передачи информации по шине В. Од- ной функции вычисляется за один-двановременно из второго блока 6 памя- такта устройства при той же точности ти выбирается значение. функции, кото-вычислений. Кроме того, предлагаемое рое через сумматор 7 и мультиплексор устройство обладает регулярностью 8 поступает на вход регистра 13. структуры, технологично, а такжеТаким образом, предлагаемое уст- свободно от других недостатков, ройство по сравнению с известным присущих прототипу. ульплек ежим Режимботы работымматора сумматора7 4 адреса 0 А + Примечание А на выход сумматора;8 на выход сумматора;ны А с шиной В; а передачу информации А - передача содержимВ - передача содержимА+В - ариФметическое слоФ - настройка мультиплпрямо;- настройка мультиплсо сдвигом на одиМ - отмечены блоки павыборка:+ - безразличное сост о шины о шины ение ш ра передачу информациправо;оторых производится ксора разря ти, и ула изобретен 50 Устройство для вычисления стандартных функций, содержащее регистр аргумента, первый блок памяти, сумматор и выходной регистр, при этом вход устройства соединен с входом регистра аргумента, о т л и ч аю щ е е с я тем, что, с целью повышения быстродействия, оно содержит дешифратор, элемент запрета, сумматор адреса, второй блок памяти, мультиплексор и элемент ИЛИ, причем выходы двух младших разрядов регистр аргумента соединены с входами дешифратора, а выходы старших разрядовс входами сумматора адреса и второго блока памяти выходы суммы сумматора адреса подключены к входам первого блока памяти, а выход переноса - к первому входу элемента ИЛИ и инверсному входу элемента запрета, прямой вход которого подсоединен к выходупервого регистра аргумента, перваяи вторая группы информационных входов сумматора соединены с выходамисоответственно первого и второго блоков памяти, первый управляющий сходс первым выходом дешифратора, а второй управляющий вход - с выходом эле.мента ИЛИ, второй вход элемента ИЛИподключен к второму выходу дешифратора, третий выход которого подключен к входу переноса сумматора адреса 1-й вход первой группы и 1+1-йвход второй группы мультиплексорасоединены с 1-м выходом сумматора,где 1 1 п, и -число входов первого или второго блока памяти, выходпереноса сумматора соединен со старшим входом второй группы входовмультиплексора, выходы мультиглексора подключены к входам выходного ре-,гистра,.а управляющий вход мульти11 942032 . 12плексора - к выходу элемента запре. Авторское свидетельство СССРта, при этом выходы выходного регист- Г 453739, кл. 6 11 С 17/00, 1974,ра соединены с выходами устройства. 2. Авторское свидетельство СССРИсточники информации, У 518770, кл.б 06 Р 9/00, 1976принятые во внимание при экспертизе з (прототип), . Ф.Составитель Г. Виталиеведактор Л, Филь ТехредТ. Маточка КорректорВ. Бутяга ПодписноеССР д. М 5 пиал ППП "Патент", г. Ужгород, ул. Проектная,каз 4842/40 ВНИИПИ Госуд по делам и 113035, Моск Тираж 731рственного комитетаобретений и открытиа, Ж, Раушская н