Устройство для контроля памяти

Сова Соаетскна Социалистических Республик(61) Дополнительное к авт, саид-ву(22) Заявлено 11.04. 79 (21) 2751884/18-24 (53) М. Кл. О 11 С 29/00 с присоединением аалвкн ЙУ -(23) Прнорнтет -Государственный комитет СССР ио делан изобретений и открытийДата опубликования описания 23 .01 .81(54) УСТРОЙСТВО ЛЛЯ КОНТРОЛЯ ПАтИ Изобретение относится к запсминающим устройствам.Известно устройство для контроля памяти, которое содержит кодовый преобразователь, обрабатывакщий контроль- ф ный разряд и размещенный в системе передачи данных между процессором и запоминающим устройством ЯНедостатком этого устройства яв" ляется то, что его затруднительно применять в двунаправленных системах передачи данныхНаиболее близким по технической сущности к предлагаемому изобретению является устрОйство, содержащее ре" 3 гистр, мультиплексор данных, схему свертки н шинные формирователи 2) . вНедостатком этого устройства яв ляется то, что при его использовании 29 с двунаправленными шинамп значительно увеличивается оборудование (возрастает количество регистров и схем сверток), что приводит к снижению достоверности передачи инФормации, 2 т .е. надежности устройства . Устройство также обладает ограниченным быстродействием, определяемым полным временем срабатывания многоразрядной свертки, которая должна сра батывать дваждырн передаче по одной магистрали адреса и данных.Цель изобретения - повышение быстродействия и надежности устройства.Поставленная цель достигается тем, что в устройство контроля памяти, содержащее регистр адреса, два мультиплексора, две группы формирователей сигналов, блок управления, первый триггер, первый блок свертки по модулю два и схему сравнения, п 1 ичем выход регистра адреса соединен с первым входом первого мультиплексора, выход которого подключен ко входу первого блока свертки по модулю два и первым входам формирователей сигналов, вход регистра адреса соединен со вторым входом первого мультиплексора н с одним иэ выходов формирователей сигналов второй группы, другие выходы которых подключены к первому входу второго мультиплексора, второй вход. которого соединен с одним из выхо" дов формирователей сигналов первой группы, другие выходы которых подключены к третьему входу первого мультиплексора, выход второго мультиплексора соединен со вторыми входами форю- рователей сигналов, третьи входы ко" торых подключены к информационным и799020 вход второго триггера 8 подключен к соответствующему выходу блока 6 управления, являющегося микропрограммным.Контролируемое запоминающее устройство и блок 14 микропроцессоров подключены двунаправленными шинами к адресным и информационным входам устройства.Устройство работает следующим образом,Предлагаемое устройство для контроля памяти позволяет выполнить контроль передачи информации запоминающего устройства в двух режимах: в режиме считывания инФормации из запоминающего устройства и в режиме записи информации в запоминающее устройство.В режиме считывания и-разрядный адрес, сформированный в блоке 14 микропроцессоров через Формирователи 5 второй группы, управляемые микропрограммным устройством 6 управления, запоминается на регистре 1 адреса . С выхода регистра 1 адреса через первый мультиплексор 2 и формирователи 4 сигналов первой группы адрес поступает в запоминающее устройство 13. С выхода мультиплексора 2 и-разрядные адреса поступают также на первый блок 9 свертки по модулю два,и результат свертки запоминается на втором триггере 8 . По соответствующему адресу из контролируемого запоминающего устройства 13 через формирователи 4 сигналов первой группы, и разрядов информации поступает через мультиплексор 2 на первый блок 9 свертки по модулю два и щ разрядов информации поступает через второй мультиплексор 3 на второй блок 10 свертки по модулю два, в последнюю ступень которого поступает результатс выхода первого блока 9 свертки по 45 адресным входам устройства, первыйи второй входы схемы сравнения соедг нены соответственно с выходом и первым входом одного иэ формирователейсигналов первой группы, второй вход которого подключен ко входу устройства, выход схемы сравнения соединен спервым входом первого триггера, выход которого подключен: к индикаторномувыходу устройства, второй вход первого триггера и управляющие входы регистра адреса, мультиплексоров и Формирователей сигналов соединены с соответствующими выходами блока управления, введены второй триггер, второй блок свертки по модулю два и полусумматор, причем первый вход второго блока свертки по модулю два подключен к выходам второго мультиплексора, второй вход - к первому входувторого триггера и выходу первого блока свертки по модулю два, а выходО к одному из входов полусумматора,другой вход которого соединен с выходом второго триггера, а выход - свторым входом схемы сравнения, второй вход второго триггера подключен к соответствующему выходу блока Управления .На чертеже изображена Функциональная схема предлагаемого устройства.Устройство содержит регистр 1 адреса, первый 2 и второй 3 мультиллексоры, первую 4 и вторую 5 группы формирователей сигналов, блок 6 управления, первый триггер 7 и второйтриггер 8, являющийся В-триггером,1 первый 9 и второй 10 блоки свертки по модулю два, схему 11 сравнения и полусумматор 12.Выход регистра 1 адреса, содержащий и шин, соединен с первым входом первого мультиплексора 2, выход которого, содержащий и шин, подключен ко входу первого блока 9 свертки по модулю два и первым входам Формирователей сигналов групп 4 и 5.Вход регистра 1 адреса соединенсо вторым входом, содержащим и шин,первого мультиплексора 2 и с однимиэ выходов ФормироватЕлей 5 сигналов второй группы, другие выходы которых подключены к первому входу, содержащему в шин, второго мультиплексора 3, второй вход которого, содержащий в шин, соединен с одним извыходов Формирователей сигналов первой группы 4, другие выходы которыхподключены к третьему входу, содержащему и шин, первого мультиплексора 2. Выход второго мультиплексора 3соединен со вторыми входами Формирователей сигналов первой 4 и второй 5 групп, третьи входы которых, содер- що жащие и + в разрядов, подключены к информационным и адресным входам устройства.Первый и второй входы схемы 11 сравнения соединены соответственно с выходом и первым входом одного из формирователей сигналов первой группы 4, второй вход которого подключен ко входу устройства. Выход схемы 11 сравнения соединен с первым входом первого триггера 7, выход которого подключен к индикаторному входу устройства.Второй вход первого триггера 7 и управляющие входы регистра 1 адреса, мультиплексоров 2 и 3 и формирователей сигналов первой 4 и второй 5 группсоединены с соответствующими выходами блока 6 управления. Первый вход второго блока 10 свертки по модулю два подключен к выходам второго мультиплексора 3, второйвход - к первому входу второго триггера 8 и выходу первого блока 9 свертки по модулю два, а выход - к одному иэ входов полусумматора 12, друной вход которого соединен с выходом второго триггера 8, а выход - с вторым входом схемы 11 сравнения . Второймодулю два . На выходе полусумматора12 получается контрольный разряд какрезультат свертки информация, считанной из запоминающего устройства и поступающей с блока 10, и адреса, запомненного в триггер 8 в предыдущем такте. На выходе схемы 11 сравнения получается результат сравненияконтрольного разряда, считанного сзапоминающего устройства 13 черезодин из Формирователей 4 сигналовпервой группы и контрольного разрядас выхода полусумматора 12. Результат сравнения запоминается в триггере 7, управляемом микропрограммным устройством 6 управления, а на выходе триггера 7 (индикаторном выходе устройства)формируется сигнал "Сбойф,Во втором режиме (записи) и-раэ - рядный адрес и инйормация, сформированные в блоке 14 микропроцессоров,поступают, как и в первом режиме, через формирователи 5 сигналов второйгруппы, регистр 1 адреса, первый мультиплексор 2 и формирователи 4 сигналов второй группы, в контролируемое запоминающее устройство 13.С выхода мультиплексора 2 и разрядов адреса и л разрядов информациипоступает на вход блока 9 и результатсвертки адреса запоминается на триггере 8, а в разрядов информации, сформированной в блоке 14 микропроцессоров, поступает через Формирователи 5 сигналов второй группы и второй мультиплексор 3 на второй блок10 свертки по модулю два,в последнююступень которого подается результатсвертки с выхода блока 9.На выходе полусумматора 12 Формируется контрольный разряд как результат свертки по модулю два информации, поступившей из блока 14 микропроцессоров, и адреса, запомненногов триггере 8 в предыдущем такте. Этотконтрольный разряд с выхода полусумматора 12 вместе с п разрядами информации, поступающими с выхода первогомультиплексора 2, и в разрядами информации, поступающими с выхода второго мультиплексора 3, подаются через Формирователи 4 первой группы назапись в контролируемое запоминающееустройство 13.Технико-экономические преимуществапредлагаемого устройства заключаются в повышении его быстродействия и надежности при обеспечении воэможности работы с двунаправленными шинами .Формула изобретения Устройство для контроля памяти,содержащее регистр адреса, два муль типлексора, две группы Формирователей сигналов, блок управления, первыйтриггер, первый блок свертки по модулю два и схему сравнения, причемвьйод регистра адреса соединен с пер вым входом первого мультиплексора,выход которого подключен ко входупервого блока свертки по модулю дваи первым входам формирователей сигналов, вход регистра адреса соединенсо вторым входом первого мультиплексора и с одним из выходов формирователей сигналов второй группы другиевыходы которых подключены к первомувходу второго мультиплексора, второйвход которого соединен с одним извыходов Формирователей сигналов первой группы, другие выходы которыхподключены к третьему входу первогомультиплексора, выход второго мультиплексора соединен со вторыми входами 20 Формирователей сигналов, третьи входы которых подключены к информационным и адресным входам устройства,первый и второй входы схемы сравнения соединены соответственно с выхо дом и первым входсм одного из формирователей сигналов первой группы,второй вход которого подключен ковходу устройства, выход схемы сравнения соединен с первым входом первого триггера, выход которого подключен к индикаторному выходу устройства, второй вход первого триггера, иуправляющие входы регистра адреса,мультиплексоров и формирователейсигналов соединены с соответствующими выходами блока управления, о тл и ч а ю щ е е с я тем, что, сцелью повышения быстродействия и надежности устройства, оно содержитвторой триггер, второй блок свертки 40 по модулю два и полусумматор, причемпервый вход второго блока свертки помодулю два подключен к выходам второго мультиплексора, второй вход -к первому входу второго триггера и 4 выходу первого блока свертки по модулю два, а выход - к одному из входов полусумматора, другой вх д кото.рого соединен с выходом второго триггера, а выход - с вторым входом схе мы сравнения, второй вход второготриггера подключен к соответствующемувыходу блока управления. Источники информации,5 принятые во внимание при экспертизе1 . Заявка Японии Р 52-647,кл, 97 (7) С 01, опублик . 10 .01 .77 .2. Заявка Японии Р 52-26663,кл . 97 (7) 0 11,опублик, 15 .07.77