Корреляционное устройство дляопределения задержки

Союз Советских Социалистических РеспубликОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ он 849226-ву 1)М..з 93398 18-2 с присоединен (23) Приоритет 15/ Госу дарственный комнт СССР делам изобретений и открытийно 23,07,81, Б кования опис ллетень М 27ия 23,07,81 Опубликова Дата опубли 53) УДК 681,323.Ке 71 Заявите 54) КОРРЕЛЯЦИОННОЕ УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНЗАДЕРЖКИ 2 ныйом вхо рог пер Изобретение относится к специализированным средствам цифровой вычислительной техники и может быть использовано для определения задержки между исходным и опорным сигналами в корреляционных измерителях скорости и дальномерах.Известен корреляционный измеритель, содержащий линии задержки, интеграторы, блоки умножения, коммутаторы и дешифраторы 1).Однако устройство не обеспечивает высокой точности в широком диапазоне измеряемых задержек и требует боль. - ших затрат оборудования. 15Наиболее близким к изобретению является корреляционное устройство для определения задержки, содержащее делитель тактовой частоты с переменным коэффициентом деления и муль типлексор, что позволяет обеспечить в широком диапазоне измеряемых задержек малоизменяющийся днскрет 2.,Недостатком известного устройства является непостоянство времени анализа для различных ординат корре. ляционной функции, определяемое дискретным характером тактовой частоты . (изменение коэффициента. деления делителя тактовой частоты), что опреде ляет невысокую точность определения времени задержки при сравнительно высоком быстродействии устройства, либо низкое быстродействие устрой. ства при сравнительно высокой точности при большом объеме оборудования и повышенных требованиях к быстродействию элементов схемы.Кроме того, чем выше требуемая точность измерения задержки, тем выше должна быть частота тактового генератора, тем больше время анализа корреляционной функции, соответственно, увеличение скорости анализа корреляционной кривой ведет к снижению точности определяемой временной задержки.Цель иэродействияточности ики.б Поставленная цель достигается тем, что в устройство, содержащее первый регистр сдвига, информацион вход которого является первым вход устройства, тактовый генератор, вы-ход которого подключен к счетномуду делителя частоты, выход котоо соединен с управляющими входами аого и второго регистров сдвига,проси:.,р,:,зоьатоль сигнал - частота, периыи вход которого является вторым входом устройства, второй вход объединен с входом второго регистра сдвига и подключен к выходу. мультиплексора, третий вход преобразователя сигнала - частота подключен к выходу второго регистра сдвига, реверсивный счетчик, выходы младших разрядов которого подключены к соответствующим установочным входам делителя частоты, а выходы старших разрядов соединены с управляющими входами мультиплексора, введены блок управления, арифметический блок, коммутаторы по числу ячеек первого регистра сдвига, входы каждого коммутатора соединены с соответствующими разрядными выходами соответствующих ячеек первого регистра сдвига, выходы коммутаторов подключены к соответствующим входам мультиплексора, входы блока. управления подключены соответственно к первому и второму выходампреобразователя сигнал-частота и выходу делителя частоты, первый и второй выходы блока управления подключены к соответствующим входам реверсивного счетчика, третий выход соединен с управляющими входами коммутаторов и входом арифметического блока, другие входы которого подключены соответственно к выходам младших и старших разрядов реверсивного счетчика.Кроме того, блок управления содержит триггер, два элемента И, три элемента ИЛИ, два реверсивных счетчика и счетчик, входы первого реверсивного счетчика являются соответственно первым и вторым входами блока управления, третьим входом которого является вход счетчика,выход которого подключен к первым входам первого и второго элементов И, вторые входы которых соединены соответственно с первым и вторым выходами триггера, первый и второй входы которого объединены соответственно с первым и вторым входами первого элемента ИЛИ и подключены соответственно к первому и второму выходам второго реверсивного счетчика, которые являются соответственно первым и вторым выходами блока управления, третьим выходом которого являются разрядные выходы второго реверсивного счетчика, первый и второй выходы первого реверсивного счетчика соединены с первыми входами второго и третьего элементов ИЛИ, вторые входы которых подключены соответственно к выходам первого и второго элементов И, выходы второго и третьего элементов ИЛИ соединены с соответствующими входами второго реверсивного счетчика, выход первого элемента ИЛИ соединен с входом установки нуля счетчика.35 60 65 руются сигналы, частоты которых пропорциональны значениях взаимокорреляционной функции опорного и исходного сигналов в двух то: ках, соответствующих двум мало;тличающимсязначениям задержки лкгного сигнала. На Фиг.1 изображено предлагаемоеустроиство; на Фиг.2 - схема блокапреобразования сигнал-частота; нафиг.3 - схема блока управления.Первый вход устройства соединенс входом регистра 1 сдвига, выходкаждой ячейки регистра сдвига, кромепоследней, соединен с входом следующей ячейки, последние пк разрядовкаждой ячейки через коммутаторы 210соединены с соответствующими входами мультиплексора 3, причем й =ЯМ,. где Мк - число разрядов между входомрегистра 1 и выходом ячейки с номером к; Н- число разрядов междувходом, регистра 1 и выходом преды 5 дущей ячейки п: 2 п, где ичисло разрядов ячейки с номером к,соединенных с коммутатором; и,число разрядов предыдущей ячейкирегистра 1, соединенных с коммутато 20 ром.Выход мультиплексора 3 соединен свходом преобразователя 4 сигнал-частота и входом регистра 5 сдвига,выход которого соединен с другим вхо 25 дом преобразователя 4. Третий входпреобразователя 4 подключен к второмувходу устройства, выходы преобразователя 4 через блок 6 управления подключены к счетным входам реверсивноЗо го счетчика 7, третий выход блока6 соединен с управляющими входамикоммутаторов 2, и входом арифметического блока 12, выход последнегоразряда из группы младших разрядов8 соединен со счетным входом группыстарших разрядов 9 реверсивного счетчика 7.Выходы группы младших разрядовсоединены с управляющими входами делителя 10 частоты и входами арифме 40 тического устройства. Вход делителя10 соединен с выходом тактовогогенератора 11, а выход - с управляющими входами регистров 1 и 5 и входом блока 6. Выходы старших разря 45 дов 9 соединены с управляющими входами мультиплексора 3 и входами арифметического блока 12,Преобразователь 4 содержит элемент 13 исключающий ИЛИ, инверторы50 14 и элементы 15 И, В блоке управления используются реверсивные счетчики 16 и 17, счетчик 18, элементы 19и 20 И, элементы 21-23 ИЛИ и триггер 24.Устройство работает следующимобразом.На входы регистра 1 и преобразователя 4 подаются соответственноопорный и исходный сигналы, при этомна выходах преобразователя 4 формиРазность ыстот этих сигналов определяет направление движения к точке максимума корреляционной Функции и равна нулю, когда задержка опорного сигнала соответствует этому максимуму и, следовательно, временному сдвигу опорного и исходного сигналов. При рассогласовании сигналы с преобразователя 4 через блок 6 поступают на реверсивный счетчик 7, вызывая изменение частоты на выходе делителя 10. После смены коэффициента деления блок б в течение Нк тактов запрещает прохождение сигналов с преобразователя 4 на реверсивный счетчик 7. Сигналы с блока 6 поступают на управление коммутаторами 2, производя в течение М тактов с помощью коммутации отводов н соответствующих ячейках регистра 1 компенсацию временного рассогласования, возникающего в результате смены тактовой частоты.Преобразователь 4 функционирует в соответствии с таблицей истиннос- ти 10 20 25 0 0 0 1 1 0 0 0 30 1 0 Так например, если М = 1000, а пеРиод тактовои частоты Е/, (на выходе делителя 10) меняется от 1 до 2 мкс с дискретом 0,1 мкс, при смене периода следования тактовои частоты с 1 на 1,) мкс время задержки между опорным и исходным сигналами за каждые 10 тактов увеличивается на один дискрет до тех пор, пока с момента переключения коэффициента деления делителя 10 (изменение Р ) не пройдет число тактов, равное номеРу Разряда регистра, с которого 45 снимается опорный сигнал. Для компенсации этого временного смещения через каждые 10 тактов блок б производит переключение отвода регистра 1 с помощью коммутаторов 2.Если все младшие разряды 8 оказываются заполненными, следующий импульс с преобразователя 4,прошедший блок б, сбрасывает младшие разряды и изменяет на единицу состояние стаР ших разрядов 9. Это, в свою очередь, приводит к тому, что коэффициент деления делителя 10 изменяется с максимального на минимальный.- С помощью мультиплексора 3 включается следующая ячейка регистра 1, и число вклю ченных разрядов увеличивается таким образом в два раза.Блок б вновь включается в режим компенсации временного рассогласования. Если продолжается движение б 5 50(н - и),число разрядов, в к ячейкрегистра 1;число, записанное в старших разрядах 9; к экстремуму в том же направлении (слева направо), процесс повторяется. Если движение происходит в обратном направлении (справа налево), последо- вательность событий изменяется.Работа блока б заключается в следующем. С преобразователя 4 поступают импульсы на входы буферного реверсивного счетчика, на выходе которого появляется импульс переноса, если число импульсов, поступающих на вход сложения, превышает число импульсов, поступающих на вход вычитания, на заданную величину, Аналогично на другом выходе появляется импульс заема, если число импульсов на входе вычитания больше числа импульсов на входе сложения на такую же величину, Через элементы 21 и 22 ИИ импульсы с выходов буферного реверсивного счетчика поступают на входы реверсивного счетчика управления, состояние разрядов которого обеспечивает управление коммутаторами 2,осуществляющими коммутацию нужного отвода ячеек регистра 1, При появлении импульса на одном из выходов(не менее и или не более 0) реверсивного счетчика управления осуществляется соответствующее воздействие на младшие разряды счетчика 8, приводящее к изменению тактовой частоты Г . Одновременно с этим через элемент 23 ИЛИ производится сброс счетчика -;ф , который начинает отсчитывать и тактовк частоты Гд , при этом на его выходе последовательно через п 1 тактов появляется нп 1 илпульсов.Поскольк; одновремеино со сбросом счетчика Н /п 1 производится установка триггера, который коммутирует один из элементов И, импульсы с выхода счетчика К,/го поступают через эту схему на реверсивные счетчик управления, производя отсчет й/гп импульсов в направлении, противоположном тому, которое вызвало перед этим появление выходного импульса (т.е. если на выходе появляется импульс по достижении числа и , вы- читаетсЯ Нк/гп импУльсов, и наобоРот, если импульс на выходе появляется по достижении нуля-импульс заема, производится добавление й /т импульсов), Благодаря этому производится компенсация изменения временного масштаба.Время задержки исходного сигнала относительно опорного вычисля я арифметическим блоком по форп - коэффициент деления делителя 10 (определяется почислу, записанному вмладших разрядах 8);Г - частота тактового генера,тора 11;5.пк - номер коммутируемого отводаячейки регистра 1, соответ"ствует числу, поступающемус блока 6 на управляющиевходы коммутатора 2 и варифметический блок 12,Дискрет, определяющий точность измерения нремени, равен п 1 /Г и меняется н зависимости от изменения пИзобретение позволяет повысить 15 точность измерения врем ни задержки и увеличить быстродействиеФормула изобретенияКорреляционное устройство дляопределения задержки, содержащеепервый регистр сдвига, информацион 25входом устройства, тактовый генератор, выход которого подключен ксчетному входу делителя частоты,выход которого соединен с управляющими входами первого и второго регистров сдвига, преобразовательсигнал-частота, первый вход которого является вторым входом устройства, а второй вход объединен с входом второго регистра сдвига и подключен к выходу мультиплексора,третий вход преобразователя сигналчастота подключен к выходу второгорегистра сдвига, реверсивный счетчик, выходы младших разрядов которого подключены к соответствующим 40установочнымвходам делителя частоты,а выходы старших разрядон соедйненыс управляющими входами мультиплексора, о т л и ч а ю щ е е с я тем,что, с целью повышения быстродействия и увеличения точности измерениявременной задержки, в него введеныблок управления, арифметическийблок, коммутаторы по числу ячеек,первого регистра сдвига, входы каждого коммутатора соединены с соответствующими разрядными выходами соответствующих ячеек первого регистра сдвига, выходы коммутаторов подключены к соотнетствующим нходаммультиплексора, входы блока управления подключены соответственно кпервому и второму выходам преобразователя .сигнал-частота и выходу делителя частоты, первый и второй выходы блока управления подключены ксоответствующим входам реверсивногосчетчика, третий выход блока управления соединен с управляющими входами коммутаторов и входом арифметического блока, другие входы которогоподключены соответственно к выходаммладших и старших разрядов реверсивного счетчика.2, Устройство по п,1, о т л ич а ю щ е е с я тем, что блок управления содержит триггер, два элемента И, три элемента ИЛИ, два реверсивных счетчика и счетчик,входы первого реверсивного счетчикаявляются соответственно первым ивторым входами блока управления,третьим входом которого являетсявход счетчика, выход которого подключен к первым входам первого и второго элементов И, вторые входы которых соединены соответственно с первым и вторым выходами триггера, первый и второй входы которого объединены соответственно с первым и вторым входами первого элемента ИЛИ иподключены соответственно к первомуи второму выходам второго реверсивного счетчика, которые являютсясоответственно первым и вторым выходами блока управления, третьим выходом которого являются разрядныевыходы второго реверсивного счетчика, первый и второй выходы первогореверсивного счетчика соединены спервыми входами второго и третьегоэлементов ИЛИ, вторые входы которыхподключены соответственно к выходампервого и второго элементов И, выходы второго и третьего элементовИЛИ соединены с соответствующимивходами второго реверсивного счетчика, выход первого элемента ИЛИ соединен с входом установки нуля счетчикаИсточники информации,принятые во внимание при экспертизе 1. Авторское свидетельство СССР Р 556450, кл. С 06 Р 15/34, 1974. 2. Авторское свидетельство СССР Р 636617, кл, 6 06 Г 15/34, 1976.ираж 745сударственного коам изобретений иосква, Ж, Рауш Заказ 6095 и атентф, г.ужгород, ул.Проектна илиал П 4НИИПИ Гпо де13035,Подписно ета СССР рытий я наб., д.4/