Устройство для контроля логическихблоков

Союз Советскик Социалистнческив Республик(61) Дополнительное к авт, сви 2832418718-21 2) Заявлен 221179нем заявк с присоедине сударственнмй комнте СССР . О делам июбретеннй и открытий: (088.8) Опубликов Дата опуб ь тт 9 06.8.Н.Толкаче Е,Чмут изобретеии 71) Заявитель ОНТРОЛЯ ЛОГИЧЕСКИХ ВОЛОКОВ(54) УСТРОЙСТВО Изобретение от тельной технике и тестового контрол ков.Иззестно устр логических блоков тор тактов, гене кодов, эталонный ки,. блок сравнен деюифратор, сумма ится к вычиследназначено длогических бло ойство для испытаниясодержащее генераратор случайныхи логический блоия, блок управления,тор по модулю 2,коммутатор, 11).Недостатком известного устройстваявляется недостаточная достоверность.контроля вследствие того, что дляпроверки логического блока в этомустройстве необходимо иметь такой же,но эталонный логический блок, который не всегда может быть в исправиомсостоянии..Известно также устройство для . 20контроля логических блоков, содержащее коммутатоР блбк усилителей"нормализаторов, .магистральную вену,временной. дискриминатор, амплитудный дискриминатор, блок ввода-вывода, блок ввода, блок печати, пультуправления, блоки проверки стандартных ячеек, состоящие из блоков установок, компараторов, блоков. управ,ления установками, блоков регистра . ЭО цнн, блок управления, схему ИЛИ, генератор тестов (2) .Недостаток устройства - низкое быстродействие вследствие того, что генератор теста перебирает все возможные комбинации входных сигналов. Это приводит К избыточности теста и увеличивает время проверки блоков. Кроме того, устройство может проверять только отдельные стан- . дартные логические блоки,для каждого типа которых в устройстве имеется отдельный блок проверки, что ограни-, чивает область применения устройства.Наиболее близким к предлагаемому является универсальное программируе- мое устройство сопряжения для испытания цифровых схем,.содержатцее .синхронизатор,: соединенйый первым выходом с первым входамкомйаратора, соединенного выходом с первым входом первого блока Памяти, соединенноГо вторым входом со вторым. выходам сйнхронизатора, третий. выход которого соединен. с первым входом второго блока памяти, сотздиненного выходом через первый триггер со вторьы вхо- дом компардтора и первым входом эле мента И, со вторым входом которого соединен выходвторого триггера,а с выходом - вход ключа, выход которого соединен с третьим входом компаратора и с выходом устройства. Известное устройство под ваэдействи ем теста, поступающего от внешнего блока памяти, формирует стимулирующие сигналы, подаваемые на входы про" веряемой цифровой схемы, получает от нее ответные сигналы, сравнивает их с эталонными сигналамии запомина ет результаты сравнения. Информация и) от внешнего блока памяти, в котором хранится тест, передается в регистр данных, первый и второй блоки памятя, по .отдельным каналам. причем, в регистр данных записывается информация о стимулирующих сигналах, в первый блок памяти - данные, определяющие какой из выводов цифровой схемы необходимо закоммутировать как вход, а какой как выход, Во второй блок памяти .устройства поступают эталонные 2 О данные ответных сигналов 3).Недостаток известного устройства - ограниченная область применения и недостаточное быстродействие.Ограниченность применения обуслбвЛена 25 тем, что при контроле цифровых схем может использоваться только такой внешний блок памяти, в котором имеется по крайней мере три выходных канала, по которым данные о тесте передаются в регистр данных и первый и второй блоки памяти. Например, это устройство нельзя применять с такими внешними блоками памяти, в которых имеется лишь один выходной канал, а именно: с фотосчитывающимн механизмами, накопителями на магнитной ленте и т.д. Если в качестве внешнего источника информации использовать ЭВМ, то для подключения к ней известного, устройства понадо О бится занять три выходных канала, которые не всегда могут быть в наличии.Низкое быстродействие устройства обусловлено теМ, что время считыва- Щ ни, .еста из регистра данных (время одного цикла) определяется количеством разрядов в регистре данных и не зависит от длины теста, так как в устройстве отсутствуют узлы, обес- у начинающие уменьшение длительности цикла при уменьшении длины теста. Длина же теста определяется сложностью проверяемой цифровой схемы, и регистр. данных в известном устройстве должен содержать такое количество разрядов, чтобы поместить тест максимальной длины. Следовательно, в устройстве время проверки не зависит от длины теста и постоянно, так,как равно времени поочередного бО считивайия информации из всех разрядов регистра данных. Это увеличивает,время проверки тех цифровых схем, у которых длина теста меньше ,4 аксимальной величины, т.е. снижаей быстродействие известного устройстван является его недостатком.Цель изобретения - расширениеобласти применения и повышениебыстродействия устройства,Поставленная цель достигается тем, что в устройство для контроля логических блоков, содержащее синхронизатор, соединенный первым. выходомс первым входом компаратора, соединенного виходом с первым входом первого блока памяти, соединенного . вторым входом со вторым выходом синхронизатора, третий выход которого соединен с первым входом второго блока памяти, соединенного выходом через первый триггер со вторым входом компаратора и первым входом элемента И, Оо вторым входом которого соединен выход второго триггера, ас выходом - вход ключа, выход которого соединен с третьим входом компаратора и с выходом устройства, введены блок сопряжения, первый, второй, третий, .четвертый, пятый ишестой.регистры хранения, первый ивторой счетчики, первый и второйблоки сравнения и регистр сдвига,причем. вход устройства соединен спервым входом блока сопряжения, соединенного выходом с первыми входаюи первого, второго, третьего и четвертого регистров хранения, первые выходыпервого и второго регистров хранения соединены соответственно с первым и вторым входами синхронизатора, выход третьего регистра хранения соединен с первым. входом первого блока сравнения,.соединенного вторым входом с выходом пятого регистра хранения и первым входом первого счетчика, соединенного выходом со входом пятого регистра хранения, с третьим входом первого блока памяти, вторым входом второго блока памяти и с третьим входом первогоблока сравнения, соединенного выходом с третьим входом синхронизатора, соединенного четвертым виходом со вторым входом первого счетчика, пятым выходом " с первым входом второго счетчика, второй вход которого соединен с выходом шестого регистра хранения и первым входом второго блока сравнения, второй вход которого соединен с выходом второго счет- . чика и со входом шестого регистра хранения, а выход ." с четвертым входом синхронизатора, соединенного шестым выходом с первым входом регистра сдвига, выход которого соединен со вторим входом четвертого регистра хранения, третьим входом второго бло ка памяти и входомвторого триггера, второй вход " с выходом первого блока памяти, третий вход - с первым выходом четвертого регистра хранения, соединенного вторим выходом со вторим входом блока сопряжения, а третьим60 входом - с седьмым выходом синхрони" затора, соединенного пятым входом со вторым выходом блока сопряжения.На чертеже дана структурная схема устройства.Устройстводля контроля логических блоков содержит четвертый,регистр 1 хранения, регистр 2 сдвига, второй триггер 3, ключ 4, выход 5, элемент И б, вход 7, блок 8 сопряжения, втброй 9 и первый 10 регистры хранения, синхронизатор 11, второй блок 12 памяти, первый триггер 13, третий регистр 14. хранения, первый блок 15 сравнения, первый блок 16. памяти, пятый регистр 17 хранения, первый счетчик 18, компаратор 19, шестой регистр 20 хранения, второй счетчик 21, второй блок 22 сравнения,Устройство работает следующим образом.На вход 7 устройства поступают информационные сообщения от внешнего блока памяти, например, от ЭВМ, Каждое сообщение состоит из трех служебных и нескольких информационных байтов, Количество информационных байтов определяется числом и выходных каналов устройства и равно и/8,Под каналом понимается вывод проверяемого логического блока, независимо от того, является он входным или выходным. На чертеже показан только один выходной канала устройства. Если устройство строится на и каналов, то оно содержит по и компараторов 19, блоков 12 и 16, триггеров 3 и 13, элементов И б, ключей 4 и выходов 5 и и-разрядный регистр 2. При проверке логического блока каждый из его выводов подключается к од" ному из выходов 5 устройства.Первый из служебных байтов определяет режим работы устройства,.второй - номер набора, на котором необходимо произвести останов устройства, а третий - величину задержки выдачи ответных сигналов проверяемого блока.Устройство работает в режимах коммутации, проверки коммутации, подачи на проверяемый блок контролирующего теста и приема от него логичес ких сигналов в одноразовом и циклическом режимах, останова по номеру кадра, измерения задержки распространения логических сигналов. При поступлении первого служебного байта на вход 7. устройства блок 8вырабатывает сигнал синхронизатору11, который записывает этот байтв регистр 10, Первый байт первогосообщения определяет режим коммутации. Второй байт, приходящий навход 7. устройства, поступает аналогичным образом в регистр 14, третий"в регистр 9. Затем поступает и/8байтов, определяющих программу коммутации, т.е. какой из каналов устройства будет входным, а какойвыходным. Каждый иэ этих и(8 байтовсначала по команде синхронизаторапараллельно поступает в регистр 1,После этого синхронизатор 11 вырабатывает 8 импульсов сдвига и сдвига"ет принятый байт в регистр 2 на 8разрядов, освобождая место для приема очередного байта. После приемавсех и/8 байтов все и разрядов регистра 2 будут заполнены. Их содержимое переписывается в триггеры 3каждого канала таким образом, чтопервыйразряд,регистра 2 переписывается,в триггер 3 первого канала,втсройразряд - в. триггер 3 второгоканала и т.д. Состояние триггера 3определяеФ режим канала на все времяраооты с проверяемым устройством. Если в триггер 3 поступает 11, чтоопределяет режим работы канала,как 2 О выход устройства, то на второй входэлемента И б поступит разрешающийуровень.Основной режим работы устройстваподача на проверяемый логический 25 блок и прием от него логических сигналов " режим тестовой проверки.Блок 8 принимает сообщения в этомрежиме аналогично режиму коммутации,Количество сообщений, принимаемоеблоком 8 в режиме тестового контроля,.определяется длиной теста., т.е,количеством кадров информации, подаваемой на вход проверяемого блока.Под кадром понимается период времени,в течениекоторого выходные сигналыустройства, поступающие на вход проверяемого блока, остаются неизменными. Каждому кадру соответствует односообщение. Тест строится таким образом, что каналы закбммутированные, 40 как выходные, записываются стимулирующие сигналы, подаваемые на входпроверяемого блока, а в каналы, закоммутированные, как входные - информация об ответных сигналах, которыедолжны поступить от проверяемогоблока.При приеме теста первыйбайт, записываемый в регистр:10 в каждомсообщении, определяет режим тестовой проверки. При приеме информационных байтов теста счетчик 18 подсчитывает количество байтов в кадре,а счетчик 21 - количество кадровПосле приема последнего кадра содержимое счетчика 18 переписываетсяи регистр 17, а счетчика 21 в регистр20,после чего счетчики 18, 21 сбрасываются в нулевое состояние. Информация о тесте из регистра 2 под управлением синхронизатора 11 переписывается в блок 12. Причем информация о первом кадре записывается по первому адресу блока 12, а втором кадре - по второму и т.д.Количество адресов блока 12 определяется количеством кадров. После приемавсех сообщений о тесте блок 8 вырабатывает сигнал, под воздействием которого и при наличии в регистре 10 байта, определяющего режим тестовой проверки, синхронизатор 11 считывает информацию из блока 12, начиная с первого адреса, определяемогосчетчиком 18, Выходное число блока 12 записывается в т,иггер 13 и через элемент. И б поступает на ключ 4. Элемент Иб не пропускает сигналов тех каналов., где в триггер 3 записан 0, т.е. каналов, которые закоммутированы как входы. При последовательном чтении с блока 12 на выходах 5 устройство Формирует последовательность логических сигналов, поступающую на входные выводы про.веряемого блока, ключ 4 задает величину уровней логической 1 в зависимости от характеристик тех логических элементов, на которых построен контролируемый блок. В ответ на эти сигналы на выходных выводах кон" тролируемого блока появлятся сигналы, значения которых необходимо проверить. Они поступают на вход компаратора 19, где происходит логическое сравнение ответного сигнала с уровнем логической 1 ф или 0 в зависимости от значения ответного сигнала, записанного в блоке 12.При несоответствии ответных сигналов заданным уровнем логической 1илиОили при их неравенстве ответным сигналам, записанным в блоке 12, компаратор 19 вырабатывает сигнал ошибки, который поступает в блок 16. Запись в блок 16 происходит . по тому же адресу, что и в блок 12, так как адрес определяется счетчиком 18, При чтении блока 12 и записи сигналов ошибок в блок 16 счетчик 18 40 изменяет свой адрес на единицу младшего разряда до тех пор, пока значение адреса блоков 12 и 16 (те.счетчика 18) не станет равным коду, записанному в регистре 17. В момент газенства кодов регистра 17 и счетчика 18 блок 15 вырабатывает сигнал, йо которому синхронизатор 11 прекращает изменять состояние счетчика 18, блоков 12 и 16, Приэтом блок 12 50 .прекращает подачу тестовых сигналов на проверяемый блок, а блок 16 - запись отвЕтных сигналов, Если служебным байтом устройству был задавциклический режим, то работа его продолжается установкой счетчика 18 в нулевое состояние а затем чтением с блока 12 и записью в блок 16, начйная с первого адреса н т.д.Если служебным байтом устройству была задана одноразовая, проверка, 40 то после прохождения одного цикла устройство переходит к передаче результатов.проверки на внешний источ- . ник. Прн этом синхронизатор 11 начинает чтЕкие с блока 16 с.первого 65 адреса. Выходные числа с блока 16 поступают в регистр 2, а затем побайтно из него - в регистр 1 и через блок 8 на вход 7 устройства и поступают в ЭВИ для отображения результатов проверки на дисплее или распечатки на АЦПУ и т.д,При считывании каждого байта инФормации из регистра 2 в регистр., 1 синхронизатор 11 подает на вход счетчика 21 счетные импульсы после считывания байта. Передача байтов прекращается после того, как в счетчике 21 .окажется число, равное числу байтов, записанному в регистре 20. Блок 22 определяет момент равенства чисел. После передачи одного кадраинформации счетчик 18 меняет значениеадреса на единицу младшего разряда и йачинает передачу следующего кадра.После считывания всех кадров информация из блока 16 в счетчик 18 со-. держит число, равное числу кадров, записанному в регистре 17, что определяет схема 15 сравнения, прекращая чтение с блока 16 и передачу информации на вхоц 7.Таким образом, в предлагаемом устройстве время проверки логических блоков пропорционально количеству кадров теста, а время передачи результатов контроля пропорционально количеству байтов в кадре (количеству контролируемых каналов) и количеству кадров в тесте, В режиме одноразовой проверки устройство обеспечивает воэможность определить, исправен или неисправен контролируемый блок и выявить ошибки в сигналах на его входных и выходных выводах. В цикЛическом режиме работы устройствО производит диагностику логического блока,т.е. локализует обнаруженную неисправность, например, по сигналам на экране осциллографа. Благодаря циклическому режиму проверки на экране осциллографа можно наблюдать осцилограммы сигналов, так как тест ка контролируемый блок поступает периодически. В режиме проверки времени появления ответного сигнала на выходе контролируемого блока по отношению ко входным сигналам, в тре,тьем байте каждого сообщения теста содержится код величины задержки выдачи ответных сигналов контролируе. мого блока. Записанный в регистр 9, этот байт определяет в синхронизаторе 11 время задержки сигнала записи результатов контроля в блоке 16 по отношению ко времени подачи стимулирующих сигналов на контролируемый блок.В режиме останова по номеру .кадра :на вкод контролируемого блока поступают постоянные логические уровни, а .результаты. проверки записываются в блок 16. Для этого при передаче теста в регистр.10 поступает байт,определяющий режим останова по номе- ру кадра, а в регистр 14 - байт, определяющий номер кадра, на котором должен проиэойти останов.устройство в этом режиме работает как в режиме тестовой проверки. Однако в момент, когда блок 15 фиксирует равенство кодов в счетчике 18 и регистре 14, счетчик 18 прекращает задавать новые адреса блока 12, вследствие чего в триггере 13 и ключе 4 остаются неизменные логические сигналы, которые поступают на вход контролируемого блока. Результаты контроля поступают в блок 16 и с него через блок 8 на вход 7 устройства, как и в режиме тестовой проверки с той разницей, что на вход 7 поступают результаты проверки только по кадру, на котором произошел останов, Для перехода к проверке на следующем кадре в регистр 14 необходимо записать код очередного .кадра и т.д.Режим проверки коммутации следует после коммутации и необходим, как контрольный режим. При коммутации и проверке коммутации контролируемый блок к устройству не подключается,/В режиме проверки коммутации в регистр 10 поступает байт, определяющий этот режим. В качестве теста на вход устройства передается кадр из и/8 байтов, во всех разрядах которых записаны единицы. Как и в режиме тестовой проверки, этот кадр поступает по первому адресу в блок 12 и через триггеры 13 и элемеыты И 6 - на ключи 4. При этом единичные сигналы появлятся на выходе тех каналов, которые закоммутированы как выходы, а на входных каналах будут логические нули, так как логическая 11 проходит через элемент И б только того канала, в котором в триггер 3 была при коммутации записана ф 1. Логическая 1 ф с выхода 5 устройства поступает на вход компаратора 19, сравнивается с ним с 1, записанной в тригге" ре 13 и результат сравнения проверки коммутации поступает В регистр 2 и побайтно передается на вход 7 уст" ройства для определения правильности коммутации и исключения ложных ошибок при контроле блоков.Таким образом, предлагаемое устройство за счет введения в его состав блока .8, регистров 2,9,10,14,20 .обеспечивает связь с внешним блоком памяти по одному каналу, что обеспечивает его применение с произвольным блоком памяти,. каналом связи Я т.д., что расширяет его область применения.С другой стороны, прецлагаемое устройство характеризуется высоким быстродействием, так как время контроля логических блоков в нем определяется количеством кадров втесте. Формула изобретения5Устройство для контроля логических. блоков, содержащее синхронизатор, сОединенный первым выходомс первым входом компаратора, соециненного выходом с первым входомйервого блока памяти, соединенноговторым входом со вторым выходомсинхронизатора, третий выход которогосоединен с первым входом второго блока,памяти, соединенного выходом че рез первый триггер со вторым входомкомпаратора и первым входом элемента И, со вторым входом которого соединен выход второго триггера, а свыходом- - вход ключа, выход которого 20 соединен с третьим входом компаратора и с выходом устройства, о т л и -ч а ю щ е е с я тем, что, с цельюрасширения области применения и повышения быстродействия, в него введены блок сопряжения, первый, второй,третий, четвертый, пятый и шестойрегистры хранения, первый и второйсчетчики, первый и второй блокисравнения и регистр сдвига, причемвход устройства соединен с первымвходом блока сопряжения, выходом соединенного с первыми входами первого,второго, третьего и четвертого регистров хранения, первые выходы первого и второго регистров хранениясоединены соответственно с первыми вторым входами синхронизатора,выход третьего регистра хранениясоединен с первым входом первого .блока сравнения, соединенного вто рым входом с выходом пятого регистрахранения н первым входом первогосчетчика, соединенного выходом совходом пятого регистра хранения,третьим входом первого блока памяти, 4 вторым входом второго блока памятии с третьим входом первого блокасравнения, соединенного выходом стретьим входом .синхронизатора,соединенного четвертым выходом со вторымвходом первого счетчика, пятым выходом " с йервым входом второго счетчика, второй вход которого соединенс выходом шестого регистра храненияи первым входом второго блока сравнения, второй вход которого соединен с выходом второго счетчика и совходом шестого регистра хранения, авыход " с четвертым входом синхронизатора, соединенного шестым выходомс первым входом регистра сдвига,.40 выход которого соединен со вторымвходом четвертого регистра хранения,третьим входом второго блока памятии входом второго триггера, второйвход .- с выходом первого блока памяти, третий вход - с первым выходом842821 1. Авторское свидетельство СССРМ 551578, кл. 6 01 К 31/02, 1976,2. Авторокое свидетельство СССР М 651351, кл. 6 06 Р 15/46, 1979,5 3. Патент США В 3849726,кл. 6 01 В 31/00, 1974 (прототип)А, Ач Ю.Середа Корректор Н.Ст а аз 5103/61 Тираж 745 ВНИИПИ Государственного по делам изобретений и 113035, Москва, З, Раоми отк ушск Патентфф,од, ул.Проектная,иал г четвертого регистра хранения, соединенного вторым выходом со вторым входом блока сопряжения, а третьим входом - с седьмым выходом синхронизатора, соединенного пятым входом со вторым выходом блока сопряжения.Источники информации, принятые во внимание при экспертизеВЮ ю Подписноета СССРрцтийя наб., д.4