Устройство для приема и передачи кодов

С.,о иота,а ьБА Союз СоветскихСоциалистическихРеспублик 738187 ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(23) Приоритет Опубликовано 30,05,80, Бюллетень20 дв делам изобретений и открытии.376.52 ( 088.8) Дата опубликования описания 04,06,80(54) УСТРОЙСТВО ДЛЯ ПРИЕМА И ПЕРЕДАЧИ КОДОВ Изобретение относится к радиотехнике и может использоваться для приема, .обработки и передачи дискретной информации. Известно устройство для приема и5 передачи кодов, содержащее первый элемент ИЛИ, блок оперативной памяти, оконечный согласующий блок, последовательно соединенные усилитель и выходной блок, ге- .О нератор, первый элемент запрета, соединенный с одним входом первого распределителя, второй вход которого соединен с одним выходом стартстопного триггера, соединенного с дополнительным входом коммутатора ячеек программной матрицы, другие выходы стартстопного триггера соединены с одним входоь первого элемента запрета и входом блока клавиатуры соответственно, выходы первого распреде-лителя соединены с одними входами программной матрицы, другие входы которой соединены с выходами блока клавиатуры через последовательно соединенные шифра 2тор и коммутатора ячеек программнойматрицы, дополнительный вход которого соединен через схему сброса с дополнительным выходом первого распределителя, соединенного также с одним входом старт стопного триггера, причем дополнительный выход шифратора через последовательно соединенйые коммутатор режимов работы и второй элемент запрета соединен с входом блока опознования сигнала, а также через второй элемент ИЛИ - с другим входом стартстоййого триггера, при этом выход приемника соединен с другими входами коммутатора режимов работы и второго элемента запрета.Однако в известном устройстве производится обмен информации только в одном заранее выбранном канале связи.Цель изобретения - передача и прием сигналов произвольных двоичных кодов с одновременным автоматическим выборомканала,Для этого в устройство для приема и передачи кодов, содержащее первый эле- ф7 фсигнала, выходы которого соответственносоединены с другим входом второго элемента ИЛИ, и вторым входом формирователя, третий вход когорого соединен сдополнительным выходом блока оперативного управления, первый вход которогосоединен с одним, выходом блока оперативной памяги, другие входы блока оперативного управления соедийены с соответствующими выходами программной матрицы, другие выходы которой соединеныс соответствующими входами блока выбора канала, вйходы которого соединенысоответственно с входами приемника, ивыходного блока, при этом первый входпервого элемента ИЛИ соединен с другимвыходом блока оперативной памяти, авторой и трегий входы - соответственнос выходами второго элемента ИЛИ и формирователя, соединенного с усилителем,выход второго блока долговременнойпамяти соединен с оконечным согласующим блокЬм, а выход генератора - содним входом четвертого элемента запрета, другой вход которого соединен сдругим выходом стартстопного триггера,при этом выход второго элемента ИЛИсоединен с другим входом блока перезаписи, а другой выход коммутатора режимов работы соединен с дополнительнымвходом коммутатора ячеек программнойматрицы, причем выход схемы сбросасоединен с другим входом второго распределителя,На чертеже изображена структурнаяэлектрическая схема предлагаемого устройства,Устройство для приема и передачикодов содержит первый элемент ИЛИ 1,блок оперативной йамяти 2, оконечныйсогласующий блок 3, последовательносоединенные усилитель 4 и выходной блок5, генератор 6, первый элемент запрета7, соединенный с одним входом первогораспределителя 8, второй вход которогосоединен с одним выходом стартстопноготриггера 9, соединенного с дополнительным входом коммутатора 10 ячеек программной ме:рицы, другие выходы стартстопного триггера 9 соединены с однимвходом первого элемента запрета 7 ивходом блока клавиатуры 11 соответственхно, выходы первого распределителя 8 соединены с одними входами программнойматрицы 12, другие входы которой соединены с выходами блока клавиатуры 11через последовательно соединенные шифратор 1 Э и коммутатор 10 ячеек програм 50 3 73818мент ИЛИ, блок оперативной памяги,оконечный согласуюп;ий блок," последовательно соединенные усилитель и выходной блок, генератор, первый элементзапрета, соединенный с одним входом пер-вого распределителя, второй вход которо госоедийен с одним выходом стартстопйого"тритгера;соединенного с дополнительным входомкомм угагора ячеек- про-граммной матрицы, другие выгоды старт"стопйого триггерасоединены с одним вхо"дбм первого элементазапрета и входомблока клавиатуры соответственно, выходыпервого распределителя соединены с одними входами программной матрнцыю друф 15гие входы Которой соединены с выходамиблока клавиатуры через последовательносоединенные шифратор и коммутатор ячеекпрограммной матрицы, дополнительныйвход которого соединен через схему сброса с -дополнительным выходом первогораспределителя, соединенного также с" одним входом стартстопного триггера,причем дополнительнйй выход шифраторачерез последовательно соединенные коммута-у 5тор режимов работы и второй элемент запре-, .та соединен с входом блока опознования сигнала, а также через второй элемент ИЛИ - сдругим входом стартстопного триггера, приэтом выход приемника соединен с другими ЗОвходом стартстопного триггера, при этомвыход приемника соединен с другимивходами коммутатора режимов работы ивтброго элемента запрета, введены последовательно соединенные дополнительныеблЬк клавиатуры, шифратор, первый блокдол 1 овременной памяти и блок перезаписи, блок выбора канала, формирователь,последовательно соединенные третий элемент запрета и второй блок долговременной памяти, четвертый элемент запрета,выход которого соединен с одним входомвведенного блока оперативного управления, другие входы которого через введенную дополнительную программную матрицу Гоейийены с выходами введенного второго распределителя, вход которого соединен"с выходом первого элемента ИЛИ,причем выход блока перезаписи соединенс одним входом блока оператйвной памяти, другой вход которого соединен содним выходом блока оперативного управ " "НеЖа, дру 1 ие вйходы которогосоединенысоответственно с другими входами первого элемента запрета, первого блока долговременной памяти и первым входом фор;мифбмИйя, а также первым входом третьего элемента запрета, другой вход которого соединен с блоком опознования738187 6ративной .памяти 2, а второй и третий 4входы - соответственно с выходами второс- го элемента ИЛИ 18 и формирователи25, соединенного с усилителем 4, выход 9,второго блока долговременной памяти ра 27 соединен с оконечным согласующимблоком 3, а выход генератора 6 - с рой одним входом четвертого элемента запрета 28, другой вход которого соединен с е 10 другим выходом стартстопного триггера угим 9, при этом выход второго элемента и ЙЛИ 18 соединен с другим входочблокаперезаписи 23, а другой выход коммутав тора режимов работы 15 соединен с до- а 1 полнительным входом коммутатора 10 ол ячеек программной матрицы, причем выход тор схемы сброса 14 соединен с другим вхоти. дом второго распределителя 31.Устройство работает следующим обва а-,дм 5мной матрицы, дополнительный вход ко торого соединен через схему сброса 1 с дополнительным выходом первого ра пределителя 8, соединенного также с одним входом стартстопного триггера причем дополнительный выход шифрато 13 через последовательно соединенные коммутатор режимов работы 15 и вто элемент запрета 16 соединен с входол блока опознования сигнала 17, а.такжчерез второй элемент ИЛИ 18 - с др входом стартстопного триггера 9, пр этом выход приемника 19 соединен с другими входами коммутатора режимо работы 15 и второго элемента запрет . 16, последовательно соединенные доп нительные блок клавиатуры 20, шифра 21, первый блок долговременной памя 22 и блок перезаписи 23, блок выбор канала 24, формирователь 25, последо тельно соединенные третий элемент запрета 26 и второй блок долговременной памяти 27, четвертый элемент запрета 28, выход которого соединен с одним входом блока оперативного управления 29, другие входы которого через дополнительную программную матрицу 30 соединены с выходами второго распределителя 31, вход которого соединен с выходом первою элемента ИЛИ 1, причем выход блока пере- ЗО записи 23 соединен с одним входом блока оперативной памяти 2, другой вход1которого соединен с одним выходом блока оперативного управления 29, другие выходы которого соединены соответственно 35 с другими входами первого элемента запрета 7, первого. блока долговременной памяти 22 и первым входом формирояателя 25, а также первым входом третьего элемента запрета 26, другой вход кото рого соединен с блоком опознояания сигнала 17, выходы которого соответственно соединены с другим входом второго элемента ИЛИ 18 и вторым входом формирователя 25, третий вход которого сое.45 динен с дополнительным выходом блока оперативного управления 29, первый вход которого соединен с одним выходом блока оперативной памяти 2, другие входы блока оперативного управления 29 соединены сЮ соответствующими выходами программной матрицы 12, другие выходы которой соединены с соответствующими входами бдока выбора канала 24, выходы которого соединены соответственно с входами5 приемника 19 и выходного блока 5, при этом первый вход первого элемента ИЛИ 1 соединен с другим выходом блока опеДо режима передачи оператором производится запись передаваемой информации по заданной программе в первый блок долговременной памяти 22 при помощи дополнительного блока клавиатуры 20 идополнительного шифратора 21. При передаче оператор воздействует на блок клавиатуры 11, что обеспечивает на выходешифратора 13 появление сигнала, включаюгцего коммутатор режимов работы 15 в положение, при котором отпирается коммутатор 10 ячеек программной матрицы,обеспечивая включение одного из й какапов связи сигналом выбора с выхода блока выбора канала 24 связи, и запирается приемный вход блока опознования сигнала 17 из-за срабатывания четвертого элемента запрета 28 приема сигнала. Этот же сигнал поступает на одиниз входов второго элемента ИЛИ 18,который включает блок перезаписи 23 истартстопный триггер 9, Последний отключает первый элемент запрета 7 и импульсы генератора 6 поступают на вход блокаоперативного управления 29. Кроме этогосигнал через один из входов первого элемента ИЛИ 1, второй распределитель 31и дополнительную програл 1 мную матрицу30 воздействует на вход блока оператив ного управления 29, на выходе которого в зависимости от состояния ячеек дополнительной программной матрицы 30 и ячеек программной матрицы 12 появляется сигнал, выбирающий передаваемуюинформацию из ячеек первого блока долговременной памяти 22 и записывающийее через блок перезаписи 23 в блок оперативной памяти 2, с которого информациясчитывается в блок оперативного управления 29. Сигнал окончания считывания информации поступает на вход первого элемента ИЛИ 1 и воздействует через второй распределитель 31 и ячейки дополнительной программной матрицы 30 на блок оперативного управления 29, включающий формирователь 25, который формирует кодовые комбинации, поступаю О шие через усилитель 4 на выходной блок 5. Сигнал окончания кодовой комби-, нации поступает на вход первого элемента ИЛИ 1 и воздействует через второй распределитель 31 и ячейки дополнитель- .1 ной программной матрицы 30 на блок оперативного управления 29, с выхода которого на установочнЫе входы формиро вателя 25 поступает сигнал сброса, С другого выхода блока оперативного управления 29 сигнал поступает через четвертый элемент запрета 28 на первый распределитель 8 и с его дополнительного выхода например, дополнительного разряда регистра сдвига) сигнал выключает стартстопный триггер 9 и переводит устройство в режим дежурного приема, устанавливая через схему сброса 14 в начальное положение коммутатор 10 ячеек программной ыатрицы и второй распределитель 3 1При приеме сигнал с выхода приемника 19 (или проводной линии связи) поступает на коммутатор режимов работы 15, который запирает коммутатор 10 З 5 ячеек программной матрицы и отключает второй элемент запрета 16 приема сигналов, что обеспеЧивает прохождение сигнала от приемника 19 к блоку опознования сигнала 17, Если принят сигнал 4 О "свой",с выхода блока опознования сигнала 17 на другой вход. второго элемента ИЛИ 18 поступает сигнал, который . через один из входов первого элемента ИЛИ 1, второй распределитель 31 и дополнительную программную матрицу 30 воздействует на блок оперативного управления 29, с выхода которого управляющий сигнал переписывает через третий элемент запрета 26 в одну из ячеек второго блока долговременной памяти 27 принятую информацию, откуда зафиксированный сигал поступает на оконечный согласующий блок 3, одновременно включает блок перезаписй 23, а также старт 55стопныйтриггер 9, обеспечивающий в зависимости от клавиш блока клавиатуры 11 включение заданного каналасвязи и появление на выходе шифратора 13 сигнала, включающего коммутатор режимовработы 15 в положение, при которомавтоматически осуществляются передачиинформации, хранящейся в устройстве,по описанному выше способу.1Предложенное устройство по сравнению с известным позволяет передавать и принимать сигналы произвольных двоичных кодов с одновременным автоматическим выбором канала.форм ула изобретенияУстройство для приема и передачи кодов, содержащее первый элемент ИЛИ блок оперативной памяти, оконечный согласующий блок, . последовательно соединенные усилитель и выходной блок, генератор, .первый элемент запрета, соединенный с одним входом первого распределителя, второй вход которого соединен с одним выходом стартстопного триггера, соединенного с дополнительным входом коммутатора ячеек программной матрицы, другие выходы стартстопного триггера соединены с одним входом первого элемента запрета и входом блока клавиатуры соответственно, выходы первого распределителя соединены с одними входами программной матрицы, другие входы которой соединены с выходами блока клавиатуры через последовательно соединенные шифратор и коммутатор ячеек программной матрицы, дополнительный вход кото рого соединен через схему, сброса с дополнительным выходом первого распределителя, соединенного также с одним входом стартстопного триггера, причем дополнительный выход шифратора через :последовательно соединенные коммутатор режимов работы и второй элемент запрета соединен с . входом блока опознования сигнала, а также через второй элемент ИЛИ - с другим входом стартстопного триггера, при этом выход приемника соединен с другими входами коммутатора режимов работы и второго элемента запрета, отличающееся тем, что, с целью передачи и приема сигналов произвольных . двоичных кодов с одновременным автоматическим выбором канала, в него введены последовательно соединенные дополнительные блок клавиатуры, шифратор, первый блок долговременной памяти и блок перезаписи, блок выбора ,канада, формирователь, последовательно9 738187 10соединенные третий элемент запрета и выходом блока оперативной памяти, друвторой блок долговременной памяти, чет- "гие входы блока оперативного управления вертый элемент запрета, выход которого соединены с соответствующими выходами соединен с одним входом введенного программной матрицы, другие выходы "коблока оперативного управления, другиеторой соединены с соответствующими5входыкоторого через введенную допол- входами блока выбора канала, выходь. конительную программную матрицу соедине- торого соединены .соответственно с входаны с выходами введенного второго рас- ми приемника, и выходного блока, при пределителя, вход которого соединен с этом первый вход первого элемента ИЛИ выходом первого элемента ИЛИ, причем 10 соединен с другим выходом блока опера- выход блока перезаписи соединен с одним тивной памяти, а второй и третий входы- входом блока оперативной памяти, другой соответственно с выходами второго элевход которого соединен с одним выходом мента ИЛИ и формирователя, соединенноблока оперативного управления, другие го с усилителем, выход второго блока выходы которого соединены соответствен долговременной памяти соединен с око,но с другими входами первого элемента нечным согласующим блоком, а выход запрета, первого блока долговременной генератора - с одним входом четвертого памяти и первым входом формирователя, "элемента запрета, другой вход которого а также первым входом третьего элемента соединен с другим выходом стартстопного запрета, другой вход которого соединен 2 О триггера, при этом выход второго элес блоком опознования сигнала, выходы мента ИЛИ соединен с другим входом блокоторого соответственно соединены с дру- ка перезаписн, а другой выход коммутатогим входом второго элемента ИЛИ, и вто- ра режимов работы соединен с дополнирым входом формирователя, третий вход тельным входом коммутатора ячеек прокоторого соединен с доголнительным 25 граммной матрицы, причем выход схемы .выходом блока оперативного управления, сброса соединен с другим входом второго первый вход которого соединен с одним распределителя.