Устройство для моделирования цифровых объектов

Союз СоветскихСоциалистическихРеслублик Оп ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ оц ро 14(43) Опубликовано кнб 06 Р 15/20 осударстеенный комитетСовета Министров СССРпо делам изооретенийи открытий 05,06.78,Бюллетень2 ования описания 19. 05.то(088.8) ата опубли 72) Авторы изобретен Б еев и В. Г. Чучман 1) Заявите нститут электронных управляющих маш 4) УСТРОЙСТВО ДЛЯ МОДЕЛРРОВАНИЯ ЦИФРОВЫХОБЪЕКТОВ Изобретение относится к области вычислительной техники и оно может быть использовано для проверки правильности проектируемых логических схем различных объектов цифровой вычислительной техники и автоматики в процессе их разработки, а также для иссле 5 дования эффективности (полноты) контролирующих тестов, применяемых при производственном и эксплуатационном контроле этих объектов.Известно устройство для моделирования цифровых объектов, содержащее переменную моделирующую структуру, представляющую собой набор сменных интегральных схем, состав которых определяется типом моделируемого объекта и которые связаны через разъемные соединения с наборным полем, выполненным в виде совокупности штепсельных гнезд, подключенных ко входам и выходам интегральных схем и соединяемых с помощью проводников с однополюсными вилками в соответствии с логической схемой моделируемого объекта 1,Проверка правильности логической схемы спроектированного объекта с помощью моделей проводится путем приложения ко входам модели рабочих последовательностей сигналов и сравнения получаемых выходных последовательностей сигналов модели с теми выходными Ж последовательностями, которые предписаны тех ннческпм заданием на разработку объекта. 1 ро верка эффективности тестов функционального контроля спроектированного объекта осушествляется аналогично, с той лишь разницей, что в модели имитируются неисправности объекта (например, путем отключения входа некоторой интегральной схемы от источника сигнала и подачи на этот вход постоянного сигнала 1 или 0), При этом выходные реакции модели на прикладываемый к ее входам тест сравниваются с реакциями, соответствующими исправ ному объекту.Недостатком известного устройства для моделирования цифровых объектов является значительная трудоемкость набора требуемых соединений интегральных схем и имитации неисправ ностей, вызванная тем, что эти операции выполняются вручную.В другом типе устройств для моделирования цифровых объектов 2 вместо наборного поля использована печатная плата, обеспечивающая требуемые соединения контактов разъемов, в которые вставляются сменные интегральные схемы. В состав этих устройств входит также блок имитации неисправностей, подключаемый к разъему вместо соответствующей интегральной схемы и обеспечивающий автоматическуюв соответствии с заданной программой цооередцую имитацию всех неиспрвцосте той интегральной схемы, которую оц замещает.Недостатком этого устройства являетсябольшая трудоемкость разработки и довольновысокая стоимость изготовления печатных плат,испольэуемцх для задания требуемых соеипений каждого моделируемого. объекта. Это непозволяет использовать данные устройства дляпроверки правильности схем цифровых объектов (устрацеие оцИбок в схеме в гроцессе ее 1 Опроверки требует йеределки печатных плат), поэтому Основной областью их применений является исследование эффективности тестов объектов после проверки (любым другим способом)их схем и трассировки соединений на печатиыхплатах, предусмотренных конструкцией объектов. Именно эти платы прцменяются в качестве средствкоммутации в рассмотренных устройствах.Яацбо гее блцИц м техццческч и рощеИемизобретецио является устройство для модели- дровацня цифровых объектов, содержащее блок,геремениой моделирующей трукуры коммутатор, блОк памяти и блОк управЯеиця, Выходыблока переменной моделирующей структуры со.единены с первой группой информационных входов комхУтзтора. Первый выхОд и вход блОкауправления сосдццены соответственно со входом и выходом блока памяти 3.Это устройство обеспечивает наиболее вы.сокую скорость задания требуемых соединений функциональных модулей (интегральЫхсхем моделцруемого Объекта), которая Определяется скоростью ввода информации, определяющей эти соединения, в память блока настройки, Недостатком устройства являетсяочень большие затраты аппаратуры в коммутаторе и в блоке настройки. Если общее чцсло коммутируемых входов н выходов мцогофуикциоцальцых модулей равно п, то для обес-печения любой возможной совокупности их соедцнеиий число элементов коммутации в коммутаторе устроЙства. равно и . ЧислО загОмннсцо,40щих элементов в блоке настройки, необходи-.мых для управления элементами коммутации,также равно и. Поскольку даже наименьшеесъемные узлы современных средств цифровойтехники содержат до 50 и более интегральныхсхем с числом информационных выводов от 12до 22, то минимальная величина и для устройства моделирования таких узлов порядка1 ОЮ. При этом затраты аппаратуры в устройстве настолько великичто его реализацияпо существу нереальна,Целью изобретения является упрощение уст. %рОЙства.Поставленная цель достигается тем, что в,предложенное устройство введены регистр,блок ввода н блок переключения разрядов. Выход блока ввода соединен со вторым входомблока управления, выход коммутатора - стретьим входом блока управления, четвертыйвход которого является управляющим входомустройства. Второй, третий, четвертый н пятыйвыходы блока управления соединены соответственно с информационным входом блока пере- ЬО клОчсц ця разрядов, с уц рл пл яющн м входом регистра, с управлеоцИм входоы коммутатора и блока переключения разрядов ц с управляющим выходом устройства. Информационные выходи блока переключения разрядов соединецы с нцформагпонцымц входами регстра. Входы и вьходы блока переменной моделирующей структуры связаны соответственно с выходами регистра и с информационным выходом устройства, а второй информацион. ньй вход коммутатора является информационным входом устройства.Блок управления устройства содержит регистр команды, счетчик адресов, генератор управляющих сигналов, первый и второй триггеры и схему сравнения. Первый выход регистра команд соединен с первым входом схемы сравнения, второй вход которой соединен с едн. ццчцым выходом первого триггера, с первым входом регистра команды и является вторым выходом блока управлецгя. Выход схемы сравнения соединен с информационным входом второго трипера, вход синхронизации которого связан с первым выходом генератора управляющих с 1 галОв. ЕдцнцчныЙ выход второго триггера соединен с первым входом генератора управляющих сигналов, второй, третий, четвертый и пятый выходы которого соединены соответственно со входом синхронизации первого триггера, с третьим выходом блока управления, с первым входом счетчика адресов н со вторым входом регистра команды. Второй и третий входы генератора управляющих сигналов соединены соответственно со вторым выходом регистра команды и вторым входом блока управления. Второй вход счетчика адресов соединен с третьим входоь регистра команды и со вторым входом блока управления, Выход счетчика адресов, третий выход и четвертый вход регистра команды яляются первой группой входов и выходов блока управления, а четвертый ц пятый выходы регистра команды - соответственно пятым ц четвертым выходами этого блока.При этом сокращение количества оборудования достигается за счет введения программируемого последовательного обмена информацией между выходами и входами интегральных схем, входящих в состав блока переменной моделирующей структуры, в соответствии с таб.ицей их соединений в моделируемом объекте, вместо воспроизведеция этик соединений с помощью матричного коммутатора, используемого в устройстве-прототипе.Это позволяет уменьшить число элементов коммутации в коммутаторе и в блоке переклю. чения разрядов устройства, необходимых для обеспечения любых возможных связей между выходами и входами интегральных схем, до 2 П (вместо и в прототипе), а также сократить число запоминающих элементов н блоке памяти устройства до П 2 + 1 одп (вместо и в прототипе),На фиг. 1 дана структурная схема предлагаемого устройсгва; на фнг. 2 - структурная схема блока управления; на фцг, 3 - структура цепочки команд устройства.Устройство содержит блок исремеииой мо.делируюгцей структуры 1, представляющий собой набор сменных интегральных схем, состав которых определяется конкретным типом моде лируемого объекта, Выходы блока 1 соединены с инещиим информационным выходом 2 устройства, который используется для силтцл последовательиосгей выходных сигналов мо.дели, и с информационными выходами комму.татара 3, Другие информационные входы коммутатора 3 связаны с внешним информацион- о цым входом 4 устройства, который служит для задания последовательностей входных сигналов модели. Функцией коммутатора 3 является передача состояния любого из выходов интегральных схем блока 1 нли любого из входов 4, определяемого кодом (адресом) на управляющих входах коммутатора, ца его информационный выход.Входы интегральных схем блокаСвязаныс выходами регистра 5, каждый разряд которого соответствует определенному входу одной из за этих схем. Входы регистра 5 подключены к блоку переключения разрядов 6, который служит длл передачи состояния его информационного входа в любой из разрядов регистра 5, определенный кодом (адресом) на управляющих входах этого блока.Управляющие входы коммутатора 3, регистра 5 и блока 6 соединены с соответствующими выходами блока управления 7, с которым связаны также информационный выход коммутатора 3, информационный вход блока 6, управляющий вход 8 устройства, предназначенный для задация Моментов цачала каждого очередного такта моделирования, и уиравляющий выход 9 устройства, с помощью которого оно сигнализирует об окончании каждого такта, Другие входы и выходы блока управления 7 з 5 подключены к блоку памяти 10, который представляет собой оперативное запоминающее уст- ройства с произвольным обращением, и служит для запоминания таблицы соединений интегральных схем блока 1 между собой и с входами 4, и к блоку ввода 11, который служит для ввода в блок 10 этой таблицы.Блок управления 7 устройства содержит ре. гистр команды 12, счетчик адресов 13 блока памяти 10, генератор управляющих сигналов 14, первый триггер 15, обеспечивающий буферноезапоминание информации, снимаемой с выхода коммутатора 3, схему сравнения 16, которая сравнивает текущее состояние выбранного коммутаторам 3 выхода интегральной схемы блока 1 с предыдущим состоянием этого выхода, указанным в команде, второи триггер 17, предо 50 назначенный для фиксации момента окончания нооцесса установления устойчивого состоянияинтегральных схем блока 1 в каждом такте моделирования.Регистр команды 12, счетчик 13 и генератор 14 связаны с блоком памяти 10 и с блоком ввода 11, Выходы регистра 12 соединены с управляющими входами коммутатора 3 и блока 6; со входами генератора 4 и схемы сравнения 16. Информационный вход триггера 15 подключен к выходу коммутатора 3, а выход - 60 ко входам регистра 12 и схемы сравнения 16.Информационный вход триггера 17 связан с выходом схемы сравнения 16, а выход - с генератором 14,. Устройство работает следующим образом.11 еред цачалОм моделирования задациОГОцифрового объекта в состав блока переменной моделирующей структуры 1 включается тот набор интегральных схем, который использует сл в объекте, Входы ц выходы этих интеграль.ных схем соединяются саОтветственна с выха" дами регистра 5 и са входами коммутатора 3.Далее в блок памяти 10 с помощью блока 1 вводится таблица соединений интегральных схем, описывающая их реальные связи в объек.те. Каждая строка таблицы задает одну элек.трическую цепь объекта, соединяющую определенный выход некоторой интегральной схемы блока 1 или внещций вход объекта (одни из входов 4 устройства) со всеми входами инте.гральцых схем блока 1, являющимися нагрузкой этого выхода или внещиего входа. Каждая такая строка представляетсл цепочкой команд (фиг, 3), в которой каждая команда 18 подержит адресцое поле 19 и разряд признака 20.В первой команде цепочки в разряде 20 записывается 1, что является признаком начала цепочки команд, в остальных командах цепочки в разряде 20 записывается О. В адресном поле 9 первой команды указываетгя.адрес; который служит для увравлелий коммутатором 3 и определяг-.источник сигнала (выход интегральной-схемы или одни из входов 4), а в ад. ресном поле каждан последующей команды цепочки - адреса, которые используются для управления блоком переклочення разрядов 6 и определяют приемники сигнала (входы интегральных схем, с которыми связан данный ис. точник, т,е. разряды регистра 5, подключениые к этим входам), Первая команда ценочкн яме ет дополнительный разрлд 21, предназначенный для указания предыдущего состояния (1 или О) источника сигнала,Таким образом, каждая электрически независимая цепь соединения интегральных. схем моделируемого объекта задается своей цепочкой команд.Вычисление логических состояний модели. руемого объекта в каждом такте 1 прикладываемой ко входам 4 последовательности сигналов осуществляется методом итерации Зейделя.Предлагаемое устройство предназначено для использования совместно с внешними по отногдению к нему средствами управления, на. пример с ЭВМ обеспечивающей автоматизацию процесса исследования моделируемого объекта на заданных последовательностях вход ных сигналов (тестах), При этом ЭВМ обеспечивает приложение тестов ко входу 4 устройства, а также снятие и анализ выходных последовательностей - реакций модели на эти тесты с выхода 2 устройства. Входы 8 и 9 служат для синхронизацииработы устройства и ЭВМ. После установки на входе 4 набора сигналов, соответствующих такту 1 теста, ЗВМ задает иа входе 8 сигнал, разрешающий начало процесса вычисления состояния модели в этомтакте. 11 о окончании этого проььесс устройство ныраб ь ь ь ьиает на выходе 9, сьгььььл, раз 1 ьеьььььющцй снятие установившихся значений выходных сигналов модели с выходов 2. Процесс вычисления состояния моделируемого объекта в тактетеста протекаег следующим образом.Сигнал от ЭВМ, поступаюший ца вход 8 устройства, запускает генератор 4 блока управления 7.Генератор 14 обеспечивает сброс триггера 17 в О и начинает цикл операций, соответст- ьО вующих первой итерации моделирования объекта в такте 1. Этот цикл начинается с чтеция комаььды из блока памяти 10. Так как каждая команда размегцена в одном с;ьовс этого блока, выборка команды требует одного обращения. Перед началом работы устройства, а также в конце каждой итерации счетчик 13 сбрасывается в нуль, поэтому, цикл каждой итерации нацььается с чтения первой комаььды первой цепочки команд. Эта команда принимается в регистр 12. Ее адресььое поле воздействует на д управляющьье входы коммутатора 3, который выбирает заданный этим полем вььход одной из интегральных схем блока 1 (или один из входов 4) и передает его состояние в триггер 15. Состояьие триггера 15 сравнивается схемой 1 б со.значецием разряда 21 команды в регистре 12. 2 Если и.ьпет место неравеььство, то состояние триггера 15 перед ьется в этот разряд регистра 12, запускается операция записи в блок памяти 1 О модифицированной команды из регистра 12 по ее прежнему адресу, сохраняемому и счетчике 13, и во второй триггер 17 записывается 1, в противном случае указанные действия не выполняются. Затем состояние счетчика 13 увеличивается на единицу, и читается вторая команда цепочки.После приема этой команды в регистр 12 з 5 ее адресное поле воздействует на управляющие входы блока б, с помощью которого состояние триггера 15 передается в соответствующий разряд регистра 5, соединенный со входом определенной интегральной схемы, который задан адресным полем команды. В соответствии с новым ф состоянием входа интегральная схема изменяет свое внутреннее состояние или/и выходные сигналы.Затеьм аналогично проводятся выборка пос,ь.о юших команд первой цепочки и изменение состояния остальных входов интегральных схем, связанных с источником сигнала, заданным пер вой командой цепочки. Затем выбираются следующие цепочки команд. По окончании последней цепочки цикл операций устройства, относяьцийся к первой итерации моделирования объек- о та в такте 1, заканчивается. Генератор управляющих сигналов 14 сбрасывает в нуль счетчик 13 и опрашивает состояние триггера 17.Если состояние хотя бы одного выхода какой-либо интегральной схемы блока 1 измени 15 лось в результате этой итераь 1 ии (т.е. оказалось отличным от предыдущего состояния, указанного в разряде 21 команды, соответствуюьцей данному выходу), то триггер 7 находится в состоянии 1. В этом случае генератор 14 начинает новый цикл работы, соответствующий ьз следукнцей итерации. Если ни один выход ни одной иьпегральной схемы в цикле предыдугцсй итерации не изменился (это означает, что процесс установления нового состояния модели в такте 1 завершился), то триггер 17 находится в состояние О. При этом генератор 14 вырабатывает сигнал на выходе 9, свидетельствуюгций об окончании моделирования в такте т, и останавливает работу устройства до получения нового сигнала начала такта (ь + 1) на входе 8, Устройство работает аналогично во всех тактах 1 )1 прикладываемой ко входам 4 последовательности сигналов. Отличие только в цикле первой итерации такта 1 = 1 состоит в том, что в этом цикле генератор 14 принудительно устанавливает выход схемы сравнения 1 б в состояние, соответствуюшее результату неравно. При этом выполнение первой команды каждой цепочки команд сопровождается ее записью в блок памяти 10 так же, как при изменении состояния выхода интегральной схемы, причем в каждой записанной команде разряд 20 оказывается в таком же состоянии, которое и меет соответствующий этой команде выход интегральной схемы.Работа устройства в случае моделирования ььоведения объекта при наличии в нем любых неисправностей внешних выводов интегральных схем или их связей, необходимого при проверке эффективности (полноты) контролирующих тестов, аналогичны описанной.Имитация неисправностей в исходной модели исправного обьекта осуществляется изменением одной или нескольких команд в блоке памяти 10, которое производится с помощью блока ввода 11. Для имитации константных неисправностей на входах и выходах интегральных схем в системе адресации коммутатора 3 и блока переключения разрядов 6 предусмотрены фиктивные адреса, соответствуюшие константам 1 и О, Это позволяет, модифицируя таблицу соединений моделируемого объекта, задавать эти константы в качестве источника сигнала в любом соединении.Главным технико-экономическим преимушеством предлагаемого устройства по сравнеььиьо с устройством-прототипом являются существенно меньшие затраты аппаратуры. В предлагаемом устройстве суммарное число элементов коммутации (например, электронных вентилей) в составе коммутатора 3 и блока переключения разрядов 6 равно 2 п -ь гп, (где и - общее число внешних выводов интегральных схем, входяьцих в состав моделируемого объекта, ьп - число внешних входов объекта). В устройстве - прототипе матричный коммутатор выводов интегральных схем и внешних входов требует ьь+ и гп элементов коммутации,Число запоминающих элементов, необходимых для задания всех возможных соединений в моделируемом объекте, в п 1)едлагаемом устройстве (объем памяти блока 10 в битах) составляет (и + гп) (2 + 1 оо /и + гп;), в то время как в устройстве-прототипе оно равно и- "+ пьп.Формула изобретения 8 ЮЕсли учесть, что дая(е наименьшие съемные модули (типовые элементы замены) совремец. ных 3)М содержат до 50 и более интегральных схем с числом ицформаццопць)х выводов от 12 до 20, та минимальная Величина и, ца кото. рую должно быть рассчитано устройство моделирова 1333 ярзвцз 1000 и более, Г 1)13 этом в предлагаемом устройстве требуется Б 500 раз меньше лемеитов коммутации, чем в прототипе, ВЫ 33 гры 333 з (исле запомицающих элементов составляет примерно 100 раз.Иедостатком предлагаемого устройства по сравнецию с прототцпом является меньшее быстродействие, Тем не менее, оцо оказывается достаточно высоким и приемлемым для той области применения, на которую рассчитано устройство, Скорость моделирования, обеспечиваемая ус 1 рОЙством, Определяется Величиной 10/РЗП + 3 п/г (тактов/сек.), где Р - среднее число итераНи 3 в каждом такте входной ПОСЛЕДОББТЕЛЛ.ОсИ Г - ДЛИТЕЛЬНОСТЬ ЦИКЛа обращения к блоку памяти (33 ксек), Если при 13 ять Р = 5, т =- 0,2 мкс, то для упомянутых ранее модулей ЗВМ (п = 3000, порядка 50) скорость Моделированя составляет около 1000 тактов)3 сек. и це зависи От сложности интегральных схем объекта. Для срав 13 ениЯ стоит отметить, что при наиболее распространенном в настоящее время программном моделировании цифровых объектов с помощью быстродействующих уциверсальцых ЭБМ при средней сложности используемых интегральных схем, равной 100 вентилям, скорость получается ца один-два порядка ниже.Основной экономический эффект, который может быть получен в результате использования предлагаемого устройства, заключается в снижении стоимости средств моделирования цифровых объектов, за счет значительной экономии оборудования. Кроме того, невысокая стоимость устройства делает возможным его широкое применение в процессе разработки новых средств цифровой техники, что дает дополнительный эффект за счет снижения затрат на разработку и ее ускорения. 1. Устройство для моделирования цифровых объектов, содержащее блок переменной моделирующей структуры, коммутатор, блок памяти ц блок управления, причем выходы блока переменной моделирующей структуры соединены с первой группой информационных входов коммутатора, первый выход и вход блока управления соединены соответственно со входом и выходам блока памяти, отличающееся тем, что, с целью упрощения устройства, в него введены регистр, блок ввода, блок переключения раз 5 20 25 зо Зз 30 10)ЯДОВ, п)и 1 ем БцхОД блОИ 33 БЗПН 0 сог:3:1:,. 00Вт 0)ым ВхОЛОм блока уп 3)п Б сг 1 3 Я, 31; ход 1(ОМмутатора соединен с ) 1)еть 1;1 Входом блокауправления, четвертый Вход которого ЯБиет.ся управляОщцм Входом уст)01;ст 3)а; Г)тС)цт)егий четверть)Й и пять 1 й 1 з 1 ХО 31-) 3(;г.(а.1.)аБЛенця соЩИЕНЫ соотБЕтСТВЕН 110 с 33(130)- мац 330 циым Входом блока 3 е)ек;Оче 33 пи раз)я.ЛОБ, с у и ) а Вл я ю Бц м В хо 10 м ) е 113 с т 1 а, - у р а вляющим ВхОдОм коммута) 03)а и алака пспсклю.чения ра 3)ядОВ, с уп)БВляюшпм ВыходОм устрОИСТББ; ПНф 0)маЦИОННЫГ БЬХОДЫ ОЛОКБ ПЕГАС.КЛ 1 ОЧЕНИЯ РБЗРЯДОВ СОЕДИЦЕ 131 С ЦЦ(3303)33313 ЦРН,ными ВхоДами )егистра; Входы ц Б 3;х 3)131 б 310 капеоемеиной моделирующей структурь) связзп;.- :":ЕТСТБЕНЦО С ВЫХОДВМИ,)Е ИСТ,)Э и г 33",);имац 3 Опць)м БыходОм уст)Ойства, а ВторО 1 1331 фоРМЗЦ)30 Н 1 Ы 1ОД 0 та ОРВ Я 3 ЯЕСП 31фОРмзциОИНЫМ Вход 011;, т)Ойс, Ба2. УСТ)ОИСТВО ПО П, .: 0-.- -.33 г.;, о г,ччта блОк уп)ивлеция устрОЙст.:31(13 т рс.ГИСТ) КОМБНДЫ, СЧЕТЧИК ад)ЕСОБ, ".1 С " УП)авляю 1 ццх сигналов первый и Второй т 31 ггс.ры, схему с)авнеция; причем 1)епвьЙ Выход;сГ 13 стра команд соедин(н с 31 епв 3 лм входом схе"МЫ СРЗБЦЕНИЯ ВТОРОЙ ВХОД 3(ОТ 0003 ОЕДП 3 ЕПединичным Вь(ходом псрБОГО триГГсва, с перВым ВхОЯОм реГистра кОмзндь и является ВтОрым ВыхОдом блока уп)рзвлсн 1 Я, Выход схемысравнения соединен с 33 нфо)мационцым Входомвторого триггера, вход синхронизации которогосвязан с первым В)яходо)3 ге".ратора управляющих сигналов; едиццчпыц ВВ 1 ход второго тригГе)а саединеи с пе)вь 1 М входом генератора/31)а Вля 10 щих с)3 гцалов, ВтОрОН, трет и, четве 0.тый и пятый Выхбды которОГО сОед 333 е)3 ы сОответственно со входом синхронизации перВого трцгге 3)з, с третьим Выходом блокаравлеция, с первым входом счетчцка адресов,со вторым входом регистра команды; второй итретиЙ ВхОды Геиератора управля)Ощих сиГНОлов соединены соответственно со вторым Бь;ходом регистра команды и со Вторь 1 м входомблока управления; второй Вход счетчика адресов соединен с третьим Входом регистра команды и са Вт 0)ым Входом блока упраВлецня;выход счетчика адресов, третий выход и четвертый вход регистра комацды являются перВОЙ ГруппоЙ входов и Выходов блОка упрзВле.ния, а четвертый и Пятый выходь 1 регистра КОманды - соответственно пятым и четвертьмвыходами этого блока.ИстОчники инф 0)мзции, п)ицять)е ВО Бцима.ние при экспертизе:ПзтенС 1 ЦА 3)о 3 751 645 М 1,И235 - 152, 1973,2. ЗаявкаАнглии1.306702, МК 3," 4 А,1973,3. Авторское свидетельство СССР .54547,6 06 Г 7/ОО, 1975,6 О 4 Фие Ф л Составитель И. Сигал Техред О ЧуговаяТираж 826 Редактор Л. Утехина Заказ 30 2/38 Гоксич орректорПодписне ЦНИИПИ Государств но дел 1 1303, Моск Филиал ППП Пенного комитета Совета Министров ССам изобретеннЯ и открытийва, Ж, Раушская иаб., д. 415 атеит, г, Ужгород, ул. Проектная, 4