Устройство для контроля правильности выполнения команд микропроцессорной системы

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕОЪБ ЛИК 5 д 4 С 06 Г 11/28, 11/00 ОПИСАНИЕ ИЗОБРЕТЕНИЯН АВТОРСКОМУ СВИДЕТЕЛЬСТВУ л(56) Авторское свидетельство, СССР В 1019451, кл. С 06 Р 11/ОО, 1981Авторское свидетельство СССР В 1260960, кл, 6 06 Р 11/00, 1985. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПРАВИЛЪНОСТИ ВЫПОЛНЕНИЯ КОМАНД МИКРОПРОЦЕССОРНОЙ СИСТЕМЫ(57). Изобретение относится к вычислительной технике и может быть исЯО 1513455 . А 1 2пользовано для синтаксического контроля выполнения команд микропроцессорной системы. Цель изобретения - повышение оперативности контроля за счет обеспечения контроля выполнения каждой команды с точностью до такта. Устройство содержит блок 1 постоянной памяти; схему 2 сравнения, триггер 3 ошибки, регистр 4 кода команды, счетчик 5, элементы И 6-10, элементы ИЛИ 11 и 12, элемент НЕ 13. Использование устройства позволяет расширить возможности по обнаружению ошибок мода программы с точностью до неправильно выполненной команды.6 ил.Изобретение относится к вычислительной технике и может быть использовано для контроля хода программыцифровых ЭВМ,Целью изобретения является повьгшение оперативности контроля.На фиг.1 изображена функциональная схема устройства для контроляправильности выполнения команд микропроцессорной системы; на фиг,2-6 временные диаграммы работы устройстВаеУстройство содержит блок 1 постоянной памяти, схему 2 сравнения, триг 15гер 3 ошибки, регистр 4 кода команды, счетчик 5 тактов.элементы И 610, элементы ИЛИ 11 и 12, элемент НЕ13, информационный вход 14, управляющие входы 15, вход 16 сброса, вход 2017 чтения вектора прерывания, вход18 чтения памяти, вход 19 признакапервого байта команды, вход 20 синхронизации, вход 21 подтвержденияожидания, вход 22 подтверждения зах" 25вата, выход 23 запроса прерывания.Устройство работает следующим образом,В основу работы устройства положентот факт, что выполнение команд в 30микропроцессоре типа К 580, 1 ЛТЕ 1.8080или другого аналогичного разделяетсяна элементарные отрезки времени. Наименьший отрезок времени, в течениекоторого процессор выполняет определенные действия, называется тактом(Т). Такт процессора равен периодуследования синхроимпульсов. Тактпроцессора является неизменяемым временным отрезком (его можно изменять 40только изменением частоты генераторасинхроимпульсов) .Из тактов складываются элементарные отрезки времени большей величины, которые называются машинными цик лами (М), в общем случае число машинных циклов в команде может бытьот 1 до 5.Первый машинный цикл М 1, всегдаявляющийся циклом выборки первогобайта команды, длительностью 4 или5 тактов. Машинные циклы М 2-М 5 выполняются за три и более тактовкаждый. Принцип работы устройствадля контроля команд микропроцессорной системы на примере временной диаграммы выполнения и контроля командыВЫВОД во внешнее устройство показанна фиг.2. В первом такте Т 1 машинного цикла М 1 все команды имеют одинаковые уровни сигналов шины управления, а код команды поступает по входу 14 только в такте Т 2 цикла М 1. Поэтому контроль команд смещен так, что такт Т 1 контролируется последним. По коду выполняемой команды определяются сигналы шины управления, необходимые для выполнения данной команды.На каждом такте работы микропроцессорной системы сравниваются сигналы на управляющих входах 15 с их рассчитанными значениями, хранимыми в блоке постоянной памяти.Положительный результат сравнения свидетельствует о том, что микропроцессорная система работает правильно, а отрицательный - о нарушении работы микропроцессорной системы.По сигналу СБРОС (вход 16), который возбуждается по системной управляющей магистрали, контролируемый процессор переходит в исходное состояние, а в устройстве контроля в исходное состояние устанавливается регистр 4 текущей команды, триггер 3 ошибки (через элемент И 10) и счетчик 5 тактов (через элемент И 6),Сброс счетчика 5 тактов и запись информации с входа 14 совместно с сигналом с входа 17 в регистр 4 производится одновременно при изменении выхода элемента ИЛИ 11 из состояния логической " 1" в состояние логического "0". По переходу синхросигнала с входа 20 из состояния логической " 1" в состояние логического "0" при наличии сигналов с входа 18 или 17 и сигнала с входа 19 на элементах И 7 или ИЛИ 11 формируется сигнал записи кода текущей команды в регистр 4 (фиг.3), Одновременно обнуляется счетчик 5 тактова Код команды с выхода регистра 4 и код такта команды с выхода счетчика 5 поступают на вход блока 1. На его выходе устанавливаются ожидаемые уровни управляющих сигналов, поступающие по входам 15.По переходу синхросигнала с входа 20 из состояния логического "0" в состояние логической "1" и при отсутствии сигнала на входе 22 триггером 3 фиксируется результат сравнения текущих и ожидаемых управляющих сигналов.5 1513В случае несовпадения текущих сигналов с ожидаемыми или при превьппении количества тактов данной команды схема 2 сравнения формирует чег рез элемент ИЛИ 12 сигнал ошибки.Сиг нал ошибки с элемента ИЛИ 12 поступает на вход триггера 3, который на выходе формирует сигнал запроса прерывания.10Привыполнении команд перехода по условию, если условия истинны, адрес возврата помещается в стек и выполнение программы продолжается с адреса, указанного в самой команде. Если условие. ложно, то выполнение программы продолжается последовательно.В устройстве контроля команды перехода и возврата по условию (при его истинности) проверяются на максимальное количество тактов.В случае ложности условия команды выполнение ее сокращается на б тактов. При этомна вход 19 поступа ет признак первого байта команды, а на вход 20 по переходу синхросигнала Г из состояния логической 111 в состояние логического 0" в регистр 4 заносится код последующей команды и одновременно обнуляется счетчик 5 тактов.Для контроля команды безусловного вызова подпрограммы (САЬЬ) в регистр 4 по входу 17 поступает сигнал чтения вектора прерывания. Это необходимо для контроля команды в режиме обработки запроса прерывания, где команду САЬЬ формирует системное устройство прерывания и управляющие сигналы (по входам 15)40 отличаются от других режимов выполнения данной команды. Временные диаграммы фиг.4-б отражают работу устройства при различных вариантах изменения управляющих сигналов.45.Формула изобретенияУСтройство для контроля правильности выполнения команд микропроцессорной системы, содержащее блок постоянной памяти, регистр кода команды, счетчик, тактов, схему сравнения, триггер ошибки, первый элемент ИЛИ, причем выходы регистра кода команды и счетчика тактов соединены соответственно с первой и второй группами адресных входов блока постоянной памяти, выходы которого соединены с первой группой входов схемы сравнения, выход неравенства схемы сравнения соединен с первым входом первого элемента ИЛИ, выход разряда контроля блока постоянной памяти соединен с вторым входом первого элемента ИЛИ, выход которого соединен с информационным входом триггера ошибки, выход триггера ошибки является выходом сигнала контроля устройства, информационный вход устройства соединен с информационным входом регистра кода команды, о т - л и ч а ю щ е е с я тем, что, с целью повьппения оперативности контроля за счет обеспечения контроля выполнения каждой команды с точностью .до такта, в него введены пять элементов И, элемент НЕ, второй элемент ИЛИ, причем вход чтения вектора прерывания устройства соединен с дополнительным информационным входом регистра кода команд и первым входом первого элемента И, вход чтения памяти устройства соединен с вторым входом первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, вход признака первого байта устройства соединен с вторым входом второго элемента ИЛИ, выход которого соединен с первым входом второго элемента И и входом синхронизации регистра кода команды, вход синхронизации устройства соединен с третьим входом второго элемента ИЛИ и входом элемента НЕ, вход подтверждения прерывания устройства соеДинен с первым входом третьего элемента И, выход которого соединен со счетным входом счетчика тактов, выход элемента НЕ и вход подтверждения захвата устройства соединены соответственно с первым и вторым входами четвертого элемента И, выход которого соединен с входом синхронизации триггера ошибки и вторым входом третьего элемента .И, вход сброса устройства соединен с входом начальной установки регистра кода команды, с первым входом пятого элемента И и вторым входом второго элемента И,выход которого соединен с входом начальной установки счетчика тактов, вход чтения вектора прерывания устройства соединен с вторым входом пятого элемента И, выход которого соединен с единичным входом триггера ошибки.1513455 СбРОС /7 ЛЮВ ЮЯ ЧТП Упп ФЫР 3/7 дУ ВЮО СЮ 7Жч ГЛи ЮЖЛУФ Яж 7 Яю Физои ра 4 у4 ю1513455 ЯЖ 1 Лж 0 Яю 1 /ЮЖЛчО ЧАЮ Яюд Лоа 7 й)хсб зтюнто ИЛИ 17 ФгдЛОй 1 Вымдрегос 4Л 1 е О ШЦНЫ дОННб/Я ФЗаказ 6080/48 Тираж 668 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям113035, Москва, Ж, Раушская наб д, 4/5 ГКНТ СССР оизводственно-издательский комбинат "Патент", г. Ужгор 101 Гагар Составитель И.СигаловРедактор Н.Лазаренко Техред Л.Олийнык Корректор Т.Палий