Устройство для статистической обработки данных от объекта и управления им

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 9 5 606 Г 15/3 ЕНИ РСКО ВИДЕТЕЛЬС томдтике и ет быть ис- управления ОСУДАРСТВЕННОЕ ПАТЕНТНЕДОМСТВО СССРОСПАТЕНТ СССР)(54) УСТРОЙСТВО ДЛЯ СТАТИСТИЧ ЕСКОЙОБРАБОТКИ ДАННЫХ ОТ ОБЪЕКТА И УПРАВЛЕНИЯ ИМ(57) Изобретение относится к аввычислительной технике и можпользовано для решения задач по результатам статистической обработки данных об отказах обьекта управления, Целью изобретения является повышение достоверности сбора и обработки данных о надежности функционирования исследуемого обьекта в реальном масштабе време ни. Поставленная цель достигается тем, что в устройство, содержащее блоки памяти 4 и управления 8, введены блоки сумматоров 1, коммутации 5, арифметического сложения 6, регистр данных 2, команд 3 и адресный счетчик 8, во взаимосвязи, что позволяет осуществить исследование состояния обьекта во.времени и на основании полученных данных реализовать оптимальное управление объектом. 1 з.п. ф-лы, 6 ил.Изобрете: ие относится к автоматике и гыцислительной технике и может быть использовдо для решения задач управления по резул ьтд гэм статистической обработки дднны. об откдзэх объекта управления.Цель изобретения - повышение достоверности сбора и обработки данных о надежности функционирования исследуемого объек 1 д в реэльном масштабе времени,Нд фиг, 1 представлена структурная схема устройстве статистической обработки дэнпых от объекта и управления им; на фиг.2. - струк 1 урнэя схема блока управления; на фиг, 3 - стргктурнэя схема блока арифмети.еского сложения; нэ фиг. 4 - структурная схемд блнд коммутации; на фиг, 5 - структурная схема блока сумматоров; на фиг. 6 - фор 4 эт упрэвляющего словэ,Устройство для статистической обработки данных от объекта и управления им (фиг, 1) содержит блок сумматоров 1, регистр 2 данных, регистр 3 команд, блок 4 памяти, блок 5 коммутации, блок 6 арифмепицеского сложения, адресный счетцик 7, блок О упраьления, блок 9 сумматоров.Блок упрдвления (фиг. 2) содержит тактовый генерэтоо 9, эдресный счетчик 10, счетчик цилов 11, первый и второй преобрэзовдтели;оров 2, 13, триггер 14, первую и вгорую группу, элементов И 15, 16, группу элементов ИЛИ 37,Блок арифметического сложения(фиг,З) содержит блок 18 сумматоров, выполненный н виде одноразрядных сумматоров, регистр 19 и группу элементов И 20,Блок коммутации (фиг, 4) содержит первую, вторую группы элементов И 21, 22,Блок сумматоров (фиг. 5) содержит блок 23 константы, сцетчик 24 отказов, вь 1 полненый в виде и-одноразрядных сумматоров, регистр 25.Блок 23 констэнты ооеспечивает посто- нное присутствие на нт;рых входах однорэзрядных суммдторов нулевого значения одного из слэгаемых.Ворл 1 дт управляющего слова (фиг. 6) отрадет структуру данных в памяти, Управляющее слово из гп разрядов содержит код ОПЕРаЦИИ . РаЗРЯДНОСтЬ Кбит И ЦИСЛО ОтКазов данной операции - разрядность пбитУстройство рэботает следующим обраНа первом этапе происходит сбор статисгицеских данных об отказах при выполнении заданных команд, э нэ втором этапе обрабатываются накопленные данные.Предварительно в блок памяти записывается последовэтельность выполняемых ;о ананд, В блок пдмяти они записаны в форяте управляюьцего слова (фиг, 6). ПервыеРассмотрим выполнение одной комэнды для этапа сбора статистических дэнных.Блок 8 управления вырабатывает сигналы на выходах 1 и 2 в результате на выходных 25 шинах адресного счетчика 7 устанавливается адрес первой ячейки в блоке 4 памяти, Затем по сигналу нэ выходе 5 блока 8 управления активизируется группа и+К выходов блока 5 коммутации. После этого, по сигналу 30 с выхода 3 блока 8 упрдвления происходитсчитывание из блока 4 памяти управляющего слова, цэсть которого (и разрядов) пд сигналу с выхода 10 блока 8 управления запоминается в регистре 2 данных, а другая 35 часть - (К рэзрядов) запоминается по сигналу с выхода 9 блока 8 управления в регистре 3 команд, Объект выполняет команду, поступившую по выходным шинам регистра 3 команд. В случае неправильного выполнения 40 команды от объекта на входную информационную шину блока 1 сумматоров выставляется признак отказа, который по сигналу с выхода 11 блока 8 управления запоминается в регистре 25. В последующих сериях 45 циклов, если при выполнении той же коман 50 55 5 10 15 20 М-разрядов занимает код выполняемой команды, а остальные и-рэзрядов занимают стэтистические данные об отказах при выполнении объектом данной команды, Последовательность команд в блоке памяти составляет один цикл. Для определения функционирования объекта во времени в блок памяти записываются несколько циклов, Число циклов определяется разрядно-. стью счетчика циклов 11,На первом этапе производится последовательное считывание команд из блока памяти, выполнение объектом команды и модификации поля данных в управляющем слове в случае отказа при выполнении объектом данной команды.На этапе обработки производится обобщение данных об отказах по временным интервалом для каждой команды,ды будет отказ, то в счетчике 24 отказов просуммируется текущее значение с предыдущим значением. После выполнения команды по сигналу с выхода блока 8 управления, открывается группа элементов И 24 блока 1 суммэторов и данные записываются в блоке 4 памяти, Таким обрэзом,.в блоке 4 памяти запоминается в формате уп- равляющего слона информация о выполнении объектом данной команды. Если счетчик 11 циклов не переполнен, то по сигналу с выхода 2 блока 8 управления происходит приращение адреса в адресном счетчике 7, Аналогично выполняются все остальные записанные в блоке 4 памяти комднды.5 10 15 20 25 30 35 40 45 50 55 После выполнения заданного числа циклов в счетчике 11 циклов вырабатывается сигнал переполнения, который поступает на установочный вход триггера 14, В результате триггер изменяет свое состояние и сигналом с прямого выхода блокирует первую группу элементов И 15, а сигналом с инверсного выхода открывает вторую группу элементов И 16, таким образом подготавливая блок 8 управления к этапу обработки данных,На втором этапе начинается обработка статистических данных в заданном режиме суммирования (по всем командам цикла или отдельно по каждой команде) для заданных временных интервалов, т,е. суммирование обобщение) статистических данных за несколько циклов, Степень обобщения данных и режим суммирования зависит от полученной статистики отказов и реализуется синтезом управляющих сигналов в преобразователе 13 кодов. В зависимости от полученных результатов обработки синтезируется также и соответствующее управление объектом, т,е. определеннь 1 й набор команд в цикле,Рассмотрим выполнение одного шага обобщения для двух команд в режиме суммирования статистики отказов по всем командам цикла, В начале процесса обработки последовательно вырабатываются сигналы на выходах 1, 2, 6 блока 8 управления: установка в "0" адресного счетчика 7, "+1" в адресный счетчик 7, активизация второй группы выходов блока 5 коммутации, далее в цикле последовательно два раза вырабатываются сигналы на выходах 3,7,8, 2: чтение из блока 4 памяти, прием в регистр 19 блока 6 арифметического сложения, открытие входов группы элементов И 20, "+1" в адресный счетчик 7.В результате на выходе блока 6 арифметического сложения сформировалась информация об отказах по двум командам,Таким образом, устройство осуществляет сбор и обработку статистических данных об обьекте в реальном масштабе времени, В отличии от известных устройств данное устройство позволяет получить не только значение вероятности отказа для каждой команды, но и зависимость их от времени, а также, используя полученные данные, синтезировать соответствующее управляющее воздействие на обьект, тем самым повышая надежность его функционирования.Формула изобретения 1, Устройство для статистической обработки данных от обьекта и управления им, содержащее блоки управления и памяти, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности сбора и обработки данных о надежности функционирования исследуемого объекта в реальном масштабе времени, в него дополнительно введены блоки сумматоров, коммутации, арифметического сложения, оегистры данных и команд и адресный счетчик, причем первый информационный вход блока сумматоров является входом информации от объекта устройства, группа выходов блока сумматоров подключена к первой информационной группе входов блока памяти, адресный вход которого соединен с выходом адресного счетчика, выход блока памяти подключен к информационному входу блока коммутации, и выходов из первой группы, и+к выходов которого подключены соответственно к и-входам информации регистра данных, а М-выходов - соответственно к 1-входам информации регистра команд, выход регистра данных соединен с вторым информационным входом блока сумматоров, выходы регистра команд подключены к второй информационной группе входов блока памяти и являются выходами управления объектом устройства, причем вторая группа выходов блока коммутации подключена к группе информационных входов блока арифметического сложения, выход которого является информационным выходом устройства, первый и второй выходы блока управления соединены соответственно с выходом сброса и счетным входом адресного счетчика, третий и четвертый выходы блока управления соединены соответственно с входами чтения и записи блока памяти, пятый и шестой выходы блока управления соединены соответственно с первым и вторым управляющими входами блока коммутации, седьмой и восьмой выходы блока управления соединены соответственно с входами синхронизации и разрешения блока арифметического сложения, с девятого по одиннадцатый выходы блока управления соединены с входами синхронизации соответственно регистра команд, регистра данных и блока сумматоров.2.Устройство по и. 1, отл ича ю щеес я тем, что блок управления содержит тактовый генератор, адресный счетчик, счетчик циклов, первый и второй преобразователи кодов, триггер, первую и вторую группу элементов И, группу элементов ИЛИ, причем выход тактового генератора соединен со счетным входом адресного счетчика, информационный выход которого подключен к входам первого и второго преобразователей кодов, выход переполнения адресного счетчика соединен со счетным входом счетчика циклов, выход которого соединен с ус 1833895тановочным входом триггера, прямой выход триггера соединен с первыми входами элементов И первой группы, инверсный выход триггера соединен с первыми входами элементов И второй группы, группа выходов первого преобразователя кодов соединена со вторыми входами элементов И первой руппы, группа выходов второго преобразователя кодов соединена с вторыми входами элементов И второй группы, выходы элементов И первой группы подключены к первым входам элементов ИЛИ группы, выходы 5 элементов.И второй группы подключены квторым входам элементов ИЛИ группы, выходы элементов ИЛИ группы являются выходами блока управления.гута ю(г к Йм арпа Ю И-бЬа 3 о 3 ИНфОМЙ ИОНИб)И лоаЗюющии Юлод л ЙхУ ФУ, Жю оставитель Д.Ванюхинехред М. Моргентал Корректор Л,Филь едактор 2688 ИИПИ Гос Тираж Подписноерственного комитета по изобретениям и открытиям при Г 113035, Москва, Ж, Раушская наб., 4/5 изводственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101 ураКЮюци8 лодоп Юи,5 Б/( 1833895дхоти уюрайесииийдЗ (о ЬчГ ГУ(