Устройство коммутации широкополосных сигналов

/00 ИСАНИЕ ИЗОБРЕТЕНИ АТЕНТ нхауер (О Е)1986,ИИ ШИРОг. 1 управляравления, а и дешифра ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР(54) УСТРОЙСТВО КОММУТАЦКОПОЛОСНЫХ СИГНАЛОВ(57) В устройстве коммутации широкополосных сигналов с матрицей точек связи, наполевых транзисторах, каждый блок коммутации КЦ, который управляется своим блоСовременные разработки в области техники связи ведут к интегрированным системам передачи и распределения для узкополосных и широкополосных услуг связи, которые предусматривают в качестве среды передачи для абонентских линий световоды, через которые. ведутся как узкополосные услуги связи, как, в частности, цифровая телефония скоростью 64 кбит/с, так и широкополосные услуги связи, в частности видеотелефония со скоростью 140 мегабит/с, причем на телефонных станциях (предпочтительно имеющих общие устройства управления) устройства связи для узкополосных сигналов и для широкополосных сигналов могут предусматриваться рядом друг с другом.Целью изобретения является снижение потребляемой мощности без снижения помехоустойчивости,ком памяти НЦ, выполнен в виде последовательной схемы переключающего транзистора Тк и входного транзистора Те, каждая из горизонталей 21 матрицы через свой транзистор предварительного заряда, управляемый тактовым сигналом предварительного заряда, соединена с одним полюсом источника питания для устранения ведущих к блокам коммутации тактовых линий считывания, противоположная горизонталь матрицы названной последовательной схемы жестко (прямо или через индивидуальный для каждой выходной линии матрицы дополнительный транзистор Та) соединена с другим полюсом источника питания. 1 з.п, ф-лы, 7 ил. На фиг. 1 показана схема устройствакоммутации широкополосных сигналов, нафиг. 2 - 6 - детали схемно-технической реализации по изобретению, на фиг. 7 - диаг- фраммы сигналов,ЫНа схеме 1 фиг, 1 показано устройство ОЭкоммутации широкополосных сигналов, в СОкотором на ведущих к вертикалям Со31,5)5 п матрицы точек связи входах Сре 1.е) ел предусмотрены входные блокиЕ 1 Е)Еп, а горизонтали 21.,Л 2.е, до-,3стигшие выходов матрицы соединений (,Да 1.аае, снабжены выходными усилителями А 1 А.Ае.Матрица имеет узлы коммутацииКР 11.КРЦКРгпп, которые управляютсяблоком памяти,Блоки памяти.НЦ.по фиются двумя дешифраторами упименно, дешифратора строк ОХтора стобцов ОУ, через соответствующие линии управления х 1 ххп, У 1.У/.Уп по двум координатам.Для этого можно, как это показано на фиг. 1, оба дешифратора управления ОХ, ОУ запитывать сигналами со входных регистроо Яеф(, йецУ адресами строк и столбцов точек связи, общих для ряда матрицы (строки или стобца), на которые они отдают на упраолгпощей линии, соответствующей адресу ряда точек связи, сигнал управления "1", Совпадение сигнала упраоления строки "1" и сигнала упраоления столбца "1" о точке перекрещивания соответствующей строки матрицы с соответствующим столбцом матрицы при создании соответствующего соединения обуславливает тогда активацию находящейся там удерживаощс;й я лейки памяти, например, блока памяти НЦ, с тем следствием, что управляемый блоком пдмя 1 и (НЦ) блок коммутации, например, элемент связи КЦ становится проводящим.Чтобы при прекращении связи рассмотреный в примере блок коммутации КЦ снова заперся, нз дешифратор управления Х должны ггойти такие сигналы со входнсго регистра Вея Х с соответствующим адресом строки, чтобы дешифратор строк ОХ снова выдал сигнал управления строки "1" на своей выходной линии Х и одновременно дсшифргтор столбцов ОУ со своего входного регистра Всу У например, получил бы пустой адрес, или адрес стобца, где отсутствуют точки связи, так что он нд своей линии У оь дает нулевой сигнал управления вертикали, остреца единичного управления горизонтали и нулевого сигнала управления вертикали о блоке памяти НЦ обнулит ее, так, чтоупраоляемыйееблок коммутации КЦ запирается.Блоки памяти НЦ,могут быть выполнены известнь и образом, как например, из Европейской заявки 0 238834, изображенные на фиг. 5 и 6, с и-канальным транзистором ТпЬ и двумя включенными накрест инверсными схемами (КЛОП) иноерторные схемы Тр, Тп, Тр", Т" на фиг, 5 и п-каналь-, ные МСП инверторные схемы Тп 1 Тп, Тп 1", Тп" на фиг, 6, причем одна инверторная схема по входу соединена с соответствующим выходом де шифратора У дешифрагора управления через и-канальный транзистор Тп 1, который в свою очередь по упраоляющему электроду нагружен выходныл 1 сигналом дешифратора х соответствующего выхода дешифратора другого дешифратора управления, и причем инверторная схема по выходу ведет нд вход управления Я соответствующего элемента связи.40 50 блока памя;и НЦ используется и для питания упрдоляемого этим блокол памяти НЦ блока коммутдции КЦ. В примере исполнения по фиг. 4 обращенный от последовательной схемы главный электрод входноготранзистора (Те) через соединенный управляюним электродом с выходом ап выходной усилительной схемы индивидуальный для выходной линии транзистор Та соединен с другил 1 полюсом Озз источника питания. За этот счет при соответствующем изменении уровня сигнала на выходе аи ьыходного усилителя А отдельный транзистор Та запирается, так что избегают дельнейшего перездряда выходной линии, иэтил 1 ограничивается амплитуда сигналаКак ьидно из фиг, 2, последовательнаясхема транзистора Тк-Те каждого блокакоммутации КЦ входным транзистором Те может быть соединена с горизонталью матрицы Ъ, При этом входной транзистор Те,Как могут быть схемно реализованыблоки коммутации КЦ., показано на фиг.2, 3 и 4, блоки коммутации,КЦ каждый состоит из последовательной схемы пере ключающего транзистора Тк, управляемогопо входу от блока памяти открыоающил 1 или запирающил сигналом, и входного транзистора Те, управляющий электрод которого соединен с соответствующей вертикальо 10 матрицы Я), причем обращенный от последовательной схемы второй электродтранзистора Тк(на фиг. 3 и 4), или же транзистора Те (на фиг. 2) соединен с соответствующей горизонталью матрицы 7.15 В изображенных на фиг. 2 - 4 примерахисполнения горизонталь матрицы Ъ соединяе 1 ся через схему предоарительного заряда с.полюсом (Озз на фиг, 2, Ооо на фиг. 3 и 4) источника питания Озя-Опп, которая, как 20 видно иэ фиг. 2-4, известным образом (например, из Европ, заявки 0 262 479) образована нд транзисторе предварительного заряда Трс, управляющий электрод которого подключен к тактовой линии предоари тельного заряда Трс.Глаоный электрод, обращенный от последовательной схемы входного транзистора Те (на фиг, 3 и 4) или Тк (нд фиг, 2) непрерывно, т,е. без тактового управления 30 сосдинен с другим полюсом источника питания Озэ масса (нд фиг. 3 и 4) или Ооо (на фиг, 2) источника рабочего наг 1 ряжения, для чего при прямом соединении по фиг. 2 и фиг, 3 может использоваться соответстоующийполюс рабочего напряжения (Озз, масса или Опп на фиг. 5 и 6) индивидуальной для точки связи ячейки удержиоаюгцей пал 1 я 1 и НЦ (на фиг. 1, фи, 5 и 6), так что и без 1 ого необходимо снабжение рабочим напряжениемесли смотреть со стороны горизонтали матрицы 2, некоторым образом является "прозрачным", так что изменения состояния сигнала на вертикали матрицы Я) через канальную емкость входного транзистора Те также при запертом блоке коммутации КЦ проникает на горизонталь матрицы 2,Это "проникание" можно предотвратить, если в последовательной схеме транзисторов Тк - Те каждого блока коммутации КЦ поменять местами входной транзистор Те и переключающий транзистор Тк, как это и показано на фиг, 3 и 4, где последовательная схема из транзисторов Тк - Те каждого блока коммутации КЦ подключена к выходной линии матрицы переключающим транзистором Тк.В качестве транзисторов предпочтительно применять и-канальные транзисторы, Соответственно в примерах исполнения по фиг, 2 и фиг. 4 все транзисторы и-канального типа, тогда как в примере исполнения по фиг. 3 использованные в блоке коммутацииКЦ (Те, Тк) - и-канального типа, а. транзисторы предварительного заряда (Т рс) - р-канального типа.Посредством соогветствующего, попадаощего на управляющий электрод каждого транзистора предварительного заряда (Трс) тактового сигнала Трс осуществляют то, что за каждую фазу предварительного заряда рч (фиг. 7) каждый транзистор предварительного заряда (Трс) проводит, а остальная часть промежутка. времени коммутации бита (рЬ на фиг. 7) его запирает, так что во время фазы предварительного заряда рч горизонтали матрицы 2,через соответствующий транзис; ор цредварительного заряда (Трс на фиг, 2 - 4) цо меньшей мере приближенно заряжаются до соответствующего рабочего потенциала (Озз на фиг. 2, Ооо ца фиг. 3 и 4). Такой подходящий для работы в примерах исполнения по фиг. 2 и 3 тактовый сигнал изображен на фиг, 7 в стрске Трс, длл примера исполнения по фиг, 4 следует применять инвертированный тактовый сигнал предварительного заряда,В последующей главной фаза рЬ (фиг. 7, внизу) в примере высоким логическим уровнем тактового сигнала предварительного заряда Трс (см, фиг. 7 строка Трс) транзисторы предварительного заряда Трс (фиг, 2 - 4) запираются, Если теперь в блоке коммутации КЦ его предпочтительно и-канальный ключевой транзистор Тк (фиг, 2 - 4) является проводящим за счег имеющегося на управляющем входе Я сигнала в примере высокого логического уровня (см. фиг, 7, строка Я), и таким образом блок коммутации является45 50 55 5 10 1520 25 3035 40 в состоянии проключения, то в зависимости от передаваемого со входа бита на соответствующей вертикали 51 матрицы через соответствующий блок коммутации КЦ разрядит и горизонталь матрицгы 2 или же останется на принятом во время фазы предварительного заряда рч рабочем потенциале; если на соответствующей входной линии матрицы (линия столбца Я) имеется нижний логический уровень сигнала, как это показано на фиг. 7, строка 5), пунктирной линией, и если соответственно этому п-канальный входной транзистор Те (на фиг. 2 - 4) соответствующего блока коммутации КЦ будет заперт, поэтому соответствующая горизонтальматрицы (линия строки) 2 через этот блок коммутации КЦ не разрядится, а останется, при условии, что никакой другой подсоединенный к этой горизонтали матрицы (линия строки) 2 блок коммутации не находится в состоянии коммутации, на уровне потенциала предварительного заряда (Оээ в примре исполнения по фиг. 2, Оо в примерах исполнения по фиг. 3 и 4),Если, напротив, на рассматриваемой вертикали матрицы (линия столбца ЯД дейсгвует верхний логический уровень сигнала, как это показывает на фиг, 7 строка Я) сплошной линией, и если соответственно этол 1 у входной транзистор Те (на фиг, 2 - 4) рассматриваемого блока коммутации КЦтакже как и переключающий транзистор Тк оба проводят, то горизонталь матрицы (линия строки) 2 через этот блок коммутации разрядится и приведет к дополнительнол 1 у рабочему потенциалу Опц в прил 1 ере исполнения по фиг, 2, Озэ в примере исполнения по фиг, 3 и фиг, 4.Таким образом, всякий входной сигнал коммутируется на выход в инвертированном виде. Формула изобретения 1, устройство колмутации широкополосных сигналов, содержащее коммутационную матрицу, во входы вертикалей и в выходы горизонталей включены соответственно входные блоки и выходные усилители, а в точках пересечения вертикалей и горизонталей они соединены узлами коммутации, управляемыми блоками памяти, при этом узлы коммутации содержат последовательно соединенные переключающий и входной транзисторы, при этом управляющ 6 й электрод переключающего транзистора соединен с блоком памяти, второй электрод переключающего-входного транзистора соединен с горизонталью матрицы, вертикаль которой соединена с управляющим электродом входного транзистора, авходы горизонталей соединены с одним электродом транзистора предварительного разряда, управляющий электрод которого соединен с линией тактового сигнала, а другой электрод соединен с одним полюсом источника питания, о т л и ч а ю щ е е с я тем, что, с целью снижения потребляемой мощности без снижения помехоустойчивости, второй электрод входного-переключающего транзистора соединен с другим полюсом источника питания.2. Устройство по и. 1, о т л и ч а ю щ е ес я тем, что второй электрод входного-пере ключающего транзистора соединен с другим полюсом источника питания через дополнительный транзистор, управляющий электрод которого соединен с выходом соответствующего выходного усилителя, 101838888 Составитель 8. Гра Техред М.Моргента орректор П. Гереши едакторТ, Коля Подписноеобретениям и открытиям при ГКНТ ССРаушская наб 4/5 Заказ 2929 Тираж ВНИИПИ Государственного комитета и 113035, Москва, Жтельский комбинат Производственн Ор