Устройство для сопряжения процессора с памятью

(я 15 6 06 Г 13/00 ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР(ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ ВТОРСКО ИДЕТЕЛЬСТВУг.6) деоянной ульсов, счетчик ии 69- устрой Изобретение относится к вычислительной технике, в частности к устройствам для сопряжения процессора с памятью, и может быть использовано для построения систем с быстродействующей памятью большой информационной емкости.. Целью изобретения является упрощение устройства за счет элементного сокращения блока настройки.На фиг.1 представлена блок-схема устройства; на фиг,2 - 6 - функциональные схемы блока синхронизации обращений, блоков памяти, блока дешифрации режима обращений, блоков формирования адреса и блока настройки соответственно.Устройство содержит (фиг,1) блоки 1, 2 формирования адреса, блок 3 синхронизации обращений, блок 4 дешифрации режима обращений; блоки 5 и 6 памяти, блок 7 на-. стройки, распределители 8 и 9 импульсов;Блок синхронизации обращений (фиг.2) содержит элементы И 10-13,.генератор 14 Я 2, 1798788 А 1(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С ПАМЯТЬЮ(57) Изобретение относится к вычислительной технике, в частности к устройствам для сопряжения процессора с памятью, и может быть использовано для построения систем с быстродействующей памятью большой информационной емкости, Цель изобретения - упрощение устройства. Устройство увеличивает информативность и емкость процесса обмена за счет коммутации блоков памяти в режимезаписии считывания, причем запись информации осуществляется байтами, а считывание - битами, 6 ил. импульсов, триггер 15 режима, элемедержки.16 - 18, группы элементов Ираспределитель 21 импульсов,Блоки 5 и 6(фиг.3) содер22-33, группы элементов И38 - 41 памяти,Блок 4 дешифрации режима о(фиг.4) содержит элементы И 42-4ты ИЛИ 47, 48, триггер 49 режима,50 пуска,Блоки 1, 2 формирования адресажат (фиг.5) счетчики 51, 52, элемент54 и элементы ИЛИ 55, 56,Блок 7 настройки содержит (фишифраторы 57-59,узлы 60, 61 постпамяти, формирователи 62, 63 импэлементы И 64, 65, элемент ИЛИ 66,67 импульсов; элемент задержки 68.На чертеже показаны также лин90 внутренних межблочных связейства и внешних шин.15 20 30 50 Устройство работает следующим образом.Исходно счетчики сброшены, триггер 49 установлен в нулевое положение, например, в момент подачи питания (не показано),триггер 15 может быть установлен в любое положение; например, в единичное. Сигнал "Пуск" устанавливает триггер 50 в единичное положение, при этом открыва-.ется элемент И 46, на выход которого посту пает сигнал с выхода трйггера 49 в качестве сигнала ЗАН, указывающего на начало обмена, при этом также запускается генератор 14, который вырабатывает импульсы синхронизации задатчика (СХЗ), поступающие в процессор,Ответной реакцией процессора на импульсы СХЗ является вь 1 рабатывание импульсов синхронизации источника (СХИ), которые являются импульсами частоты записи в блоки памяти информации, поступающий к ним по шине данных,Шина данных поразрядно подключена к входам Д 1 узлов 38, 39 первого и узлов 40,41 второго блоков памяти, Т.о. информация,подлежащая записи в блоки памяти, нахо-. дится во взаимосвязи с импульсами СХИ, а запись производится параллельно по всем входам блоков памяти, например, байтами,Единичное положение триггера 15 соответствует режиму записи в первом 38 и втором 39 узлах памяти первого блока памяти, коммутируемые поочередно распределителем 8 через элементы И 22, 23 и И 25, 26 соответственно, а также режиму считывания для первого 40 и второго 41 узлов памяти второго блока памяти, коммутируемых распределителем 9 через элементы И 30 и 33 соответственно, при этом считывание информации происходит по битам за счет сиг налов управления, поступающих с выхода распределителя 21 через элементы И узла 20, с помощью которых разворачивается по-, следовательное обращение к блокам памяти.45 Т.о., в режиме считывания информации из блоков памяти выбирается последовательно по битам из записанных ранее байтов,Смена адреса обращения в блоках памяти в режиме считывания происходит с помощью соответствующего счетчика 51 или 52, управляемого через соответствующий элемент ИЛИ 55 или 56 по импульсам в последнем разряде распределителя 21, которые появляются в линии 77 (для счетчика 51) или в линии 81 (для счетчика 52). В режиме записи, например, в узлы 38 или 39 первого блока памяти импульсы частоты СХИ поступают на элемент 16 задержки и далее через открытый элемент И 10 на элеменг 17 задержки и далее на открытые элементы И 22, 23, при этом на вход Е/РЕ узла 38 первого блока памяти импульс СХИ проходит раньше, чем на СЕ, т,к, время срабатывания элемента 17 задержки меньше, чем время срабатывания элемента 16 задержки,Окончание импульсов СХИ по входам Е/РЕ и СЕ блока памяти происходит одновременно, так.как по окончании импульсов СХИ элемент 16 задержки отключается при закрывании элемента И 12,а время срабатывания элемента 17 задержки равно времени срабатывания элемента И 12 и единичного элемента И 23 при равенстве времени срабатывания единичных элементов И, а также ИЛИ 22 и 36 соответственно.Смена адреса обращения в блоках памяти в режиме записи происходит с помощью соответствующего счетчика 51 или 52 через соответствующий элемент ИЛИ 55 или 56 по окончанию импульсов СХИ в линиях 76 или 79 соответствен но, Код формата посылки хранится в перестраиваемых постоянных запоминающих устройствах ПЗУ 60 и 61. Код на выходах блоков формирователей адреса (БФА 1 и БФА 2) управляет состоянием выходов ПЗУ 60 и 61, ПЗУ программируется на длительность формата посылки, например, если формат посылки (длительность строки изображения в единицах разложения (линий) мм) равен 800, то код формата пось 1 лки будет кратным этому числу; 800, 1600, 2400 и т,д., т.о, в ПЗУ задан текущий адрес конца формата посылки: Количество сигналов с выходов ПЗУ через элементы 64, 65, бб формируется счетчиком 67, выходы этого счетчика подключены к дешифратору 59, настроенный на код длительности посылки и, когда на выходе счетчика 67 достигнет этого значения, то дешифратор 59 выдает сигнал в шину "КП", свидетельствующий об окончании посылки, т,е, об окончании процесса обмена памяти и процессора,Дешифраторы 57, 58 настроены на кодовое состояние счетчиков 1, 2, соответственно, состояние которых указывает на невозможность дальнейшего участия блоков памяти в приеме информации в связи с тем, что их обьем исчерпан, Сигналы с выхода дешифраторов 57 и 58 через соответствующие формирователи 62, 63 воздействуют на распоеделители 8, 9 для подключения очередных блоков по указанной выше схеме их подключения,Процесс записи информации происходит быстрее считывания, поэтому имеет смысл после заполнения объема блоков па1 д 88 20 25 30 входом устройства для подключения к синхронизирующим шинам процессора, а пер-50 55 установки триггера пуска являются соответляти при записи информации освободить обц 1 ую шину процессора, Освобождение общей шины процессора осуществляется снятием сигнала ЗАН при опрокидывании триггера 49 в единичное состояние. Это происходит в режиме записи, когда распре-. делители 8 и 9 выбирают последний узел блоков памяти (сигналы в линиях 82 и 83) и в момент совпадения кода адреса обраще-. ния с кодом формата посылки ПЗУ 60, 61 Такое состояние фиксируется элементами 42 или 43 через элемент ИЛИ 47,Возврат триггера 49 в нулевое состояние осуществляется теми же сигналами,только в режиме. считывания для блоков памяти, и фиксируется элементами И 44 или 45 через элемент ИЛИ 48,Устройство выгодно отличается от указанного прототипа тем, что с его помощью можно программно задавать адрес в блоке памяти, в котором хранится информация, соответствующая концу формата посылки(концу строки изображения), при значительно меньших материальных затратах на создание блока настройки Формула изобретения Устройство для сопряжения процессора с памятью, содержащее два распределителя импульсов, группы выходов которых являются соответствующими группами выходов устройства для подключения к группам стробирующих входов. первого и второго блоков памяти, два блока.формирования адреса, группы выходов которых являются соответствующими группами выходов устройства для подключения к группам адресных входов первого и второго блоков памяти, блок синхронизации обращений, первый выход и синхровход которого являются соответственно выходом и вый и вторая группы выходов, второй,третий и четвертый, пятый выходы являются соответственно выходами устройства для подключения к группам входов выборки, входам записи-чтения и входам выборки первого, второго блоков памяти, блок дешифрации режима обращений, входы пуска и останова которого являются соответствующими входами пуска и останова устройства, а первый выход является выходом устройства для подключения к шине занятости процессора, и блок настройки. первая и вторая группы информационных входов которого соединены соответственно с группами выходов первого и второго блоков формирования адреса, первые и вторые тактовые входы и входь 1 разрешения которых подключены сао 1 ветслвенно к цн отому, седьмому. четвертому и пятому выходам и первой и второй группам выходов блока синхронизации обращений, тактовым и разрешающим входам соединенного соответственно с вторым и третьим выходами блокадешифрации режима обращений, а шестыми седьмым выходами - соответственно спервыми и вторыми тактовыми выходами 10 блока настройки и блока дешифрации режима обращений, первый и второй информационные входы которого соединены соответственно с первым и вторым выходами блока настройки и группами выходов первого и второго распределителей импульсов, а четвертый выход - с установочными выходами первого и второго блоков формирования адреса,причем блок настройки содержит два формирователя импульсов, два элемента И, выходы которых через элемент ИЛИ подключены к входу счетчика импульсов, к сбросовому входу которого через элемент задержки подключен выход "Конец посылки" устройства, выходы формирователей импульсов подключены к соответствующим входам блока синхронизации обращений, первые входы элементов И под.; ключены к соответствующим выходам блока синхройизации обращений, дваузла постоянной памяти, два дешифратора, блок дешифрации режима обращений содержит пять элементов И, триггеры пуска и режима, два элемента ИЛИ, причем первые входы первого и второго элементов И являются соответственно первым и вторым тактовыми входами блока и соединены соответст- веннО с первыми входами четвертого и третьего элементов И, вторые входы которых являются соответстьенно вторым и пер-. 40.вым информационными входами блока и соединены соОтветственно с вторым и первым информационными входами блока и вторыми входами второго и первого элементов И, третьи входы которых являются соответствен но вторым и первым разрешающими входами блока и соединены соответственно с третьими входами четвертого и третьего элементов И, первые и вторые входы первого и второго элементов ИЛИ подключены соответственно к выходам первого и второго, третьего и четвертого элементов И, выходы которых соединены соответственно с синхровходом и входом сброса триггера режима, входы сброса и ственно входами сброса и. пуска блока, а выход - является третьим выходом блока и соединен с первым входом пятого элемента И, второй вхОд которого соединен с выходом триггера режима, а выход - являетсяпервь 1 м выходом блока, вь 1 ход второго зле мента ИЛИ и выход триггера пуска является вторым и третьим выходами блока, о т л и - ч а ю щ е е с я тем. что, с целью упрощения устройства. в блок настройки введен третий дешифратор, причем группы информационнь 1 х входов первого и второго дешифраторов соответственно подключены к первым выходом блока формированияадреса, а.их выходы пОдключены к входам соответствующих формирователей импульсов, группы входов узлов постоянной памяти подключе.ны к вторым выходам блока формирования адреса соответственно, выходы этих узлов подключены соответственно к вторым вхо дам элементов И блока настройки, группаразрядных выходов счетчика импульсов блока настройки подключена к информационным средам третьего дешифратора, выход которого является выходом "Конец 10 посылки" устройства.17987885Составитель В.Бессмертный едактор Н,Коляда Техред М,Моргентал Корректора каз 773 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при113035, Москва, Ж, Раушская наб 4(5роизводственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина. 10