Ассоциативный матричный процессор

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 467 А 1 9) (11) 151)5 6 06 ) 15/1 ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР1 ГОСПАТЕНТ СССР) ИСАНИЕ ИЗОБРЕТЕНИЯ МУ СВИДЕТЕЛЬСТВ ТО(57) Изобретение относитс вычислительной технике и пользовано при создании н ых. Целью изобрете повышение быстродействи цель достигается тем, что ус жит матрицу размером Нх блоков, матрицу размером мяти, блок управления, и группы узлов коммутации, у и блок ввода-вывода. 3 ил,Бюл, М 6ский радиотехничлмыковак и С.А,Чиненов", 1968, чо 1 с. 17,кий инстии В,М,ит.д, Тгапзаст 1 оп М 08 рр 746 -Ватс 1)ег К.Е, Рага 1 е 1 Ргосезз Яу)т 1 роз 1 оп) оп Со рр, 168-173,Авторское св М 1005065, кл. 6 гсЬ 1 тестоге оГ Мазз 1 чеу г-Ргос о 1 17-е 1, Аппоа 1 ротег Агс)1 т, 1980, чо 18,ство ССС00, 1981 дете 06" бцами, переключатели, там же входной и. выходной регистры, устройства управления массивом, устройство управления программными данными.Недостаток этого устройства заключается в том, что оно имеет. ограниченные функциональные возможности и большие аппаратурные затраты.Наиболее близким к предлагаемому процессору является ассоциативный матричный процессор, содержащий память (ПОБ) операционного члена с произвольным доступом, операционные блоки (ОБ), (матричный процессор разделен на 32 блока. каждый из которых содержит 32 ОБ, блок управления и канал ввода-вывода, причем 1-й ОБ соединен с первыми в/в ПОБ, 1-й ПЭ соединен с )-й ПЭ с помощью линии связи (мультиплексор) х 1 у 1 и г 1 г 1 - переключает 1-ю ячейку с ячейками под нОмерами (1-8)-(1+7), у 1 - соединяет 1-ю ячейку с мультиплексором г;, г 1+1 б, г 1+зг мультиплексор х 1 соединяет 1-ю ячейку с мультиплексорами уь у 1+128 и т,д.,Изобретение относится к автоматике ивычислительной технике и может быть ис-,пользовано при создании машин баз данных.Известен матричный процессор, содержащий 256 процессорных элементов (ПЭ),подразделенный на 4 квадрата по 64 ПЭкаждый квадрат управляется собственнымустройством управления, каждая группа ПЭсвязана с файловыми дисками (ФД), так жес коммутатором ввода-вывода и контроллером ввода-вывода. ФД соединен с буферомввода-вывода,Недостаток этого устройства заключается в том, что операции внутри каждогоквадрата ПЭ могут работать только параллельно и в режиме пошаговой обработки,что ограничивает его функциональные возможности,Известен другой матричный процессорпод названием "массивный параллельныйпроцессор", весь блок массива содержит128 х 128 ПЭ с четырьмя избыточными столМАТРИЧ Н ЫЙ к автоматике и может быть исмашин баз данния является я. Поставленная тройство содер- Н операционных НхН блоков паервую и вторуюзел коммутацииустройство управления подключенные ккаждому ОБ, вторые входы-выходы (в/в) 1-йПОБ соединены с шиной ввода-вывода.Основным недостатком известного устройства является сравнительно невысокие 5быстродействия, связанное с ограниченно-,стью связей как между ОБ, так и между ПОБ,Наиболее близким к предлагаемомупроцессору является ассоциативный матричный процессор, содержащий матрицыразмером НхН операционных блоков, где Н- линейный размер обрабатываемых данных, матрицу размером НхН блоков памяти,блокуправления, первую группу узлов коммутации, узел коммутации, причем первый 15выход блока управления подключен куправляющим входам узлов коммутации первойгруппы, второй и третий выходы блока управления подключены соответственно ковходам режима блоков памяти матрицы 20блоков памяти и ко входам кода операцииОБ, четвертый выход блока управления подключен к управляющему входу узла коммутации.Основным недостатком известного устройства, также, является сравнительно невысокое быстродействие, связанное сограниченностью связей как между операционными блоками и памятью, так и междублоками памяти. 30Цель изобретения - повышение быстродействия и расширение функциональныхвозможностей,Поставленная цель достигается тем, чтов устройство, содержащее матрицу операционных блоков, матрицу блоков памяти,блок управления, первую группу узлов коммутации, узел коммутации, дополнительновведены; вторая группа узлов коммутации иблок ввода-вывода, первый вход-выход блока управления подключен к первым информационным входам-выходам блоков памятиматрицы блоков памяти, второй информационный вход-выход блока управления подключен к первым информационным 45входам-выходам операционных блоков,первый выход блока управления подключенк управляющим входам узлов коммутациивторой группы, второй информационныйвход-выход операционного блока а-й строки 50Ь-го столбца матрицы операционных блоков(где а, Ь=1Н) подключен ко второму информационному входу-выходу блока памятиа-й строки Ь-го столбца матрицы блоков памяти, с-й выход б-го узла коммутации первой группы (где с, с 3 - -1Н) подключен кинформационному входу блока памяти с-гостолбца б-й строки матрицы блоков памяти, с-й выход б-го узла коммутации второйгруппы подключен к информационному входу операционного блока с-го столбца д-й строки матрицы операционных блоков, выход блока памяти с-го столбца 0-й строки матрицы блоков памяти подключен к с-му информационному входу б-го узла коммутации первой группы, выход операционного блока с-го столбца б-й строки матрицы операционных блоков подключен к с-му информационному входу О-го узла коммутации второй группы, первый информационный вход-выход с-го узла коммутации первой группы (где е=1,Н) подключен к первому информационному входу-выходу (е+1)-го узла коммутации первой группы, первый информационный вход-выход е-го узла коммутации второй группы подквючен к первому информационному входу-выходу (е+1)-го узла коммутации второй группы, второй информационный вход-выход а-го узла коммутации первой группы подключен к а-у информационному входу-выходу группы блока ввода-вывода и а-у информационному входу-выходу второй группы узла коммутации, пятый выход блока управления подключен к управляющему входу блока ввода-вывода, информационный вход-выход которого подключен к информационному входу-выходу ассоциативного матричного процессора, вход кода операции которого подключен ко входу режима блока управления.Отсутствие в аналогичных технических решениях перечисленных признаков, отличающих заявляемое техническое решение от прототипа, обуславливает соответствие заявляемого устройства ассоциативного матричного процессора критерию "существенные отличия", Наличие новых связей позволяет повысить быстродействие устройства. Организация связей между -й и )-й памятью, позволяют осуществить передачу данных за более короткий промежуток времени, так же наличие связей между ПСОБ и ЦСП позволяет увеличить быстродействие за счет подключения и-операционных блоков к одной ПОБ,. На фиг.1 представлена структурная схема ассоциативного матричного процессора; на фиг.2 - структурная схема ЦСОБ; на фиг,З - структурная схема СП.Устройство содержит УУ 1, буфер Ь/Ь 21, ЦСП 31-3 л, НхН ПЭ 41-4, НхН ПОБ 51-5 п, ЦСП 61-Сп, СП 7, причем первый Ь/Ь УУ 11 подключен к управляющим входам ПЭ 41-4 л, второй Ь/Ь подключен к управляющим входам ПОБ 5-5, третий выход подключен к управляющим входам буфера Ь/Ь 21, четвертый выход к управляющему входу СП 71, щестой Ь/Ь 10 подключен к управляющим Ь/Ь основной ЭВМ, первый Ь/Ь бу1795467 фера Ь/Ь 21 подключен к первым входам-выходам ЦСП 61, второй Ь/Ь соединен с первым Ь/Ь ЦСП 62 п-й Ь/Ь соединен спервыми Ь/Ь ЦСП бп первые Ь/Ь ЦСОБ 31подключены ко вторым Ь/Ь ЦСОБ Зг (и) 5Ь/Ь 81 подключен к информационным Ь/Ьосновной ЭВМ), вторые Ь/Ь ЦСОБ 32 соединены с первыми Ь/Ь ЦСОБ 3, третьи Ь/ЬЦСОБ 31-Зп соединены соо 1 ветственно сЬ/Ь СП 71, первые Ь/Ь ОБ 41-4 р подключены 10к ЦСОБ 31-Зп соответственно (по линейкам),вторые Ь/Ь ОБ 4 соединены с ПОБ 5 (где1=1,2,3Н), первые Ь/Ь ЦСП 61-6 подключены к СП 71 и буфера Ь/Ь соответственно,второй Ь/Ь ЦСП 61 соединен со вторым Ь/Ь 15ЦСП 62, третий ЦСП 62 подключен ко вторымЬ/Ь ЦСП 6 П.Цепи коммутации 31 - Зп, 61 6 в, 8 п реализованы на коммутационных регистровыхэлементах, Структурная схема ЦСПБ приведена на фиг,2.Работа коммутатора осуществляется (всоответствии с алгоритмом (367)-373)стр.133) следующим образом:1) на все элементы структуры из БУ подается сигнал настройки на дерево коммутации Й;2) далее сигнал распространения Х наначальный элемент дерева:3) подается сигнал настройки, все элементы на фиксирование каналов связи 3 и,наконец4) сигнал фиксировался ф 3 на всеконечные элементы синтезируемого каналасвязи. Все эти операции выполняются каждый раз при построении любого последующего канала связи.На фиг.2 показан обмен информациеймежду ОБ 1 и ОБ и между 05 д и ОБ 1, ОБ 2.ЦСОБ позволяют организовать связь ОБ по 40полному графу.После настройки коммутатора из БУприходит сигнал разрешающий запись иливыдачу информации.ЦСОБ и ЦСП разница состоит лишь в 45том, что в одном случае связь осуществляется между ОБ в другом между блоками памяти,.Схема СП представлена на фиг,З, Онатак же состоит из коммутационных регистровых элементов. Управление и алгоритмидентичен,Ф ар мула и зоб ре те н и я Ассоциативный матричный процессор, содержащий матрицу размером НхН операционных блоков, где Н - линейный размер обрабатываемых данных, матрицу размеУстройство Ь/Ь аналогично описанному в работе 3.УУ почти аналогично УУ системыосаз лишь с тем отличием (фиг,4), что вместо регистров компарада и маски введено устройство настройки коммутатора, а также дополнительно вырабатывается адрес ОБ и управляющие сигналы в ОБ, и устранения передачи данных в АЗУ. И еще введено управление буфером Ь/Ь. В данной схеме управляющие выходы "Управление ПОВ" и "Адрес ПОБ" объединены аналогично и для ОБ,Работа устройства происходит следующим образом.На Ь/Ь 10 поступают управляющие сигналы (код операции - . например), на Ь/Ь 81 поступает массив. который через буфер Ь/Ь 21 по сигналу из УУ 11 заносится в ПОБ 5 НхН, Далее расшифровываются управляющие сигналы и УУ 11 вырабатывает адреса ОБя и ПОБ, а также управляющие сигналы для них. Одновременно с этими сигналами из УУ 1 поступают сигналы настройки ЦСОБЗ- Зп и ЦСП 61 - бп и если нужно СП 71) согласно алгоритма решаемой задачи, Согласно поступившим управляющим сигналами подключаются операционные блоки и обрабатывают данные, находящиеся в соответствующей ПОБ 51 - 5 п. Далее согласна заданной топологии процессоров происходит обмен между ними. после обработки данные поступают на входы буфера Ь/Ь 2 ьНаличие связей между ПОБ 5 НхН и ОБ 4 НхН позволяют существенно увеличить быстродействие за счет изменения архитектуры и при необходимости к ПОБ 5; подключить имеющиеся свободные ОБ, также эти связи способствуют перекачки данных из одной ПОБ в любую другую без осложнений, связанных с общей шиной (ЭШ). Так в каждом цикле известного устройства время перекачки данных из ПОБ 5 в ПОБ 51 составляет Т=п т, где и - количество ПОБ, каждого ОБ во всех линейках), для предлагаемого устройства это время Т= т, т.е, в и раз быстрее. Для случая свободных процессоров в известном устройстве время обработки одной ПОБ 5 одним ОБ 4 Т= т. для предлагаемого устройства Т= г/и, где и - количество свободных ОБ, т.е, в и раз быстрее,ром НхН блоков памяти, блок управления, первую группу узлов коммутации и узел коммутации, причем первый выход блока управления подключен к управляющим входам узлов коммутации первой группы, второй и третий выходы блока управленияподключены соответственно к входам режима блоков памяти матрицы блоков памяти и к входам кода операции операционных блоков матрицы операционных блоков, четвертый выход блока управления подключен к управляющему входу узла коммутации, о тл ича ющи йся тем,что, с целью повышения быстродействия, процессор содержит вторую группу узлов коммутации и блок ввода-вывода, причем первый информационный вход-выход блока управления подключен к первым информационным входам-выходам блоков памяти матрицы блоков памяти, второй информационный вход-выход блока управления подключен к первым информационным входам-выходам операционных блоков матрицы операционных блоков, первый выход блока управления подключен к управляющим входам узлов коммутации второй группы, второй информационный вход-выход операционного блока а-й строки Ь-го столбца матрицы операционных блоков (где а,Ь=1 Н) подключен к второму информационному входу- выходу, блока памяти а-й строки Ь-го столбца матрицы блоков памяти, с-й выход б-го узла коммутации первой группы (где с,4=1.Н) подключен к информационному входу блока памяти с-го столбца б-й строки матрицы блоков памяти. с-й выход д-го узла коммутации второй группы подключен к информационному входу операционного блока с-го столбца б-й строки матрицы операционных блоков, выход блока памяти с-го столбца б-й строки матрицы блоков па. мяти подключен к с-му информационному входу б-го узла коммутации первой группы, выход операционного блока с-го столбца б-й группы матрицы операционных блоков подключен к с-му информационному входу д-го узла коммутации второй группы, первый информационный вход-выход е-го узла коммутации первой группы (где е=1,Н) подключен к первому информационному входу-выходу (е+1)-го узла коммутации первой группы, первый информационный вход- выход е-го узла коммутации второй группы подключен к первому информационному входу-выходу (е+1)-го узла коммутации второй группы,второй информационный вход-выход аго узла коммутации первой группы подключен к а-му информационному входу-выходу группы блока ввода-вывода и к а-му информационному входу-выходу первой группы узла коммутации, второй информационный вход-выход а-го узла коммутации второй группы подключен к а-му информационному входу-выходу второй группы узла коммутации, пятый выход блока управления подклю. чен к управляющему входу блока ввода-вывода, информационный вход-выход которого подключен к информационному входу-выходу аСсоциативного матричного процессора, вход кода операции которого подключен к входу режима бдокэ управления,1795467 9 Составитель С.ЧиневовТехред М.Моргентал рректор М,Максимиш ор Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагари аз 431. Тираж Подписное ВНИИПИ Государственного Комитета по изобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Раушская наб 4/5