Мультиплексор

(55 Н 03 К 19/094 ТЕНИ НИЕ С)ПИ К АВТОР СВИДЕТЕЛ ЬСТ Н,А, Егоров СССР 88,ССР 3,икроэлект- редназна- качестве ие версальноый мультинта НЕ, чеме а являются возможноГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(54) МУЛ ЬТИПЛ Е КСОР Изобретение относится к мронике и импульсной технике ичено для использования вэлектронного коммутатора и униго логического модуля,Известен васьмиканальнплексор, содержащий три элеметыре элемента 2 - 2 ИЛИ - 4 И - НЕИ - НЕ 1),Недостатком мультиплексорог аниченные функциональные Рсти.Наиболее близким по функциональным возможностям и конструкции техническим решением к предлагаемому является универсальный логический модуль, который при п=5 выполняет функции тридцатидвухканального мультиплексора и содержит пять элементов НЕ и тридцать один блок разложения, каждый из которых состоит из двух элементов И и одного элемента ИЛИ (реализует функцию 2-2 ИИЛИ) 2).Недостатком известного мультиплексора является высокая конструктивная слож(57) Изобретение относится к микроэлектронике и импульсной технике и предназначено для использования в качестве электронного коммутатора и универсального логического модуля, Сущность изобретения: мультиплексор содержит восемь элементов 4 - 2 И - 5 ИЛИ-НЕ, восемь элементов ИЛИ-НЕ, элемент 2 - ЗИЛИ - 2 И, пять элементов НЕ, пять. адресных шин, тридцать две информационные шины и выходную шину. Для реализации мультиплексора требуется 125 МОП-транзисторов, 6 ил. Цель изобретения - упрощен конст-рукции мультиплексора.Цель достигается тем, что в мультиплексор, содержащий пять элементов НЕ, вход -го из которых (1=-1, 2., 5) соединен с 1-й адресной шиной мультиплексора, введены восемь элементов 4-2 И - 5 ИЛИ - Н Е, элемент 2 - ЗИЛИИ, четыре элемента ЗИЛИ - НЕ и 1 четыре элемента 2 ИЛИ-НЕ, первый вход с,4 первого из которых соединен с выходом первого элемента НЕ и первым входом второго элемента 2 ИЛИ - НЕ, второй вход которого соединен с входом второго элемента ф" НЕ, выход которого соединен с вторым вхо- О дом первого элемента 2 ИЛИ - НЕ и первым входом третьего элемента 2 ИЛИ-НЕ, второй вход которого соединен с входом первого элемента НЕ и первым входом четвертого элемента 2 ИЛИ - НЕ, второй вход которого соединен с входом второго элемента НЕ, выход М-го элемента 2 ИЛИ - НЕ (=1, 2, 3, 4) соединен с М-и входом 1-го элемента 4-2 И 5 ИЛИ - НЕ Г 3=1,2, , 8), (1+4)-й вход которого соединен с (4)+М)-й информационной шиной мультиплексора, третья адресная шина которого соединена с девятым входом (21 177449130 35 40 1)-го элемента 4-2 ИИЛ И-Н Е, выход которого соединен с первым входом М-го элемента ЗИЛИ - НЕ, второй вход которого соединен с выходом 2 М-го элемента 4 - 2 И 5 ИЛ И - Н Е, девятый вход которого соединен с выходом третьего элемента НЕ, четвертая адресная шина мультиплексора соединена с третьим входом(2 в)-го элемента ЗИЛИ - НЕ (в=1, 2), выход которого соединен с а-м входом элемента 2-3 ИЛИИ, (щ+2)-й вход которого соединен с выходом 2 а-го элемента ЗИЛИ - НЕ, третий вход которого соединен с вцходом четвертого элемента НЕ, пятая адресная шина мультиплексора соединена с пятым входом элемента 2 - ЗИЛИ 2 И, шестой вход которого соединен с выходом пятого элемента НЕ, а выход соединен с вцходной шиной мультиплексора, причем элемент НЕ содержит два МОП- транзистора, затвор первого из которых соединен с входной шиной элемента, первая шина питания которого соединена с истоком первого транзистора, сток которого соединен с выходной шиной элемента и истоком второго транзистора, сток которого соединен с затвором и второй шиной питания, элемент 2 ИЛИ - НЕ содержит три МОП- транзистора, затвор а-го (в=1, 2) из которых соединен с гп-й входной шиной элемента, первая шина питания которого соединена с истоком гп-го транзистора, сток которого соединен с выходной шиной элемента и истоком третьего транзистора, сток которого соединен с затвором и второй шиной питания, элемент ЗИЛИ - НЕ содержит четыре МОП-транзистора, затвор ч-го из которых (ч=1, 2, 3) соединен с ч-й входной шиной элемента, первая шина питания которого соединена с истоком ч-го транзистора, сток которого соединен с выходной шиной элемента и истоком четвертого транзистора, сток которого соединен с затвором и второй виной питания, элемент 4-2 И 5 ИЛИ - НЕ содержит десять МОП-транзисторов, затвор)-го из которых 0=1, 2, , 8) соединен с )-й входной шиной элемента, первая шина питания которого соединена с истоком (1+4)-го транзистора (1=1, 2, 3, 4) и истоком девятого транзистора, затвор которого соединен с девятой входной шиной элемента, а сток соединен со стоком К-го транзистора, выходной шиной элемента и истоком десятого транзистора, сток которого соединен с затвором и второй шиной питания элемента, исток 1-го транзистора соединен со стоком (к+4)-го транзистора, элемент 2 - ЗИЛИ - 2 И содержит семь МОП- транзисторов, затвор р-го из которых (р, 2, , 6) соединен с р-й входной шиной элемента, первая шина питания которого соединена с истоком седьмого транзистора, сток которого соединен с затвором, выходной шиной элемента и истоком (2 г)-го транзистора (г=1, 2, 3), сток которого соединен с истоком 2 г-го транзистора, сток которого соединен с второй шиной питания элемента,Мультиплексор содержит восемь элементов 4-2 ИИЛИ - НЕ, четыре элемента 2 ИЛИ-НЕ, четыре элемента ЗИЛИ - НЕ, элемент 2 - ЗИЛИ - 2 И и пять элементов НЕ, вход 1-го из которых (1=1, 2, ., 5) соединен с 1-й адресной шиной мультиплексора. Первый вход первого элемента 2 ИЛИ - НЕ соеднен с выходом первого элемента НЕ и первым входом второго элемента 2 ИЛИ-Н Е, Второй вход второго элемента 2 ИЛИ-НЕ соединен с входом второго элемента НЕ, выход которого соединен с вторым входом первого элемента 2 ИЛИ - НЕ и первым входом третьего элемента 2 ИЛИ - НЕ, второй вход которого соединен с входом первого элемента НЕ и первым входом четвертого элемента 2 ИЛИ - НЕ, второй вход которого соединен с входом второго элемента НЕ, Выход М-го элемента 2 ИЛИ - НЕ (1=1, 2, 3, 4) соединен с 1-м входом )-го элемента 4 - 2 И - 5 ИЛИ - НЕ 0=1, 2, ., 8), (1+4)-й вход которого соединен с (4)+1-4)-й информационной шиной мультиплексора, Третья адресная шина мультиплексора соединена с девятым входом (2 М)-го элемента 4-2 ИИЛИ - НЕ, выход которого соединен с первым входом 1-го элемента ЗИЛИ - НЕ, Второй вход К-го элемента ЗИЛИ - НЕ соединен с выходом 21-го элемента 4-2 ИИЛИ-НЕ, девятый вход которого соединен с выходом третьего элемента НЕ. Четвертая адресная шина мультиплексора соединена с третьим входом (2 в)-го элемента ЗИЛИ - НЕ (а=1, 2), выход которого соединен с гп-м входом элемента 2-ЗИЛИ - 2 И, (гп+2)-й вход которого соединен с выходом 2 гп-го элемента ЗИЛИНЕ, третий вход которого соединен с выходом четвертого элемента НЕ, Пятая адресная шина мультиплексора соединена с пятым входом элемента 2 - ЗИЛИ - 2 И, шестой вход которого соединен с выходом пятого элемента НЕ, а выход соединен с выходной шиной мультиплексора,На фиг. 1 представлена функциональная схема мультиплексора, на фиг. 2, 3, 4, 5 и 6 - принципиальные схемы на МОП-транзисторах элементов НЕ, 2 ИЛИ-НЕ, ЗИЛИНЕ, 4 - 2 И - 5 ИЛИ - НЕ и 2 - ЗИЛИ - 2 И соответственно,Мультиплексор содержит восемь элементов 4-2 И - 5 ИЛ И - Н Е 18, четыре элемента 2 ИЛИ - НЕ 912, четыре элемента ЗИЛИ - НЕ 1316, элемент 2 - ЗИЛИИ 17 и35 45 50 пять элементов НЕ 1822, пять адресных шин 2327, тридцать две информационные шины 2859, выходную шину 60.Отметим, что элемент 4 - 2 ИИЛИ - НЕ реализует логическую функцию31 д 5 Ч а 2 д 6 Ч дЗ з 7 Ч д 4 зз Ч а 9 где а 1 - значение сигнала на т-м входе элемента (1=1, 2, 9).Элемент 2-ЗИЛИИ реализует логическую функциюя=(Ь 1 ч Ьз ч Ь 5)(Ь 2 ч Ь 4 ч Ь 6),где Ь - значение сигнала на г-м входе эле-. мента (г=1, 2, ., 6).Элемент НЕ (фиг. 2) выполнен на одном переключательном 61 и одном нагрузочном 62 МОП-транзисторах, включенных между шинами питания 63 и 64. Вход 65 элемента соединен с затвором транзистора 61, а выход 66 элемента - со стоком транзистора 61 (истоком транзистора 62).Элемент 2 ИЛИ - НЕ (фиг, 3) выполнен на двух переключательных 67 и 68 и одном нагрузочном 69 МОП-транзисторах, включенных между шинами питания 10 и 71, Входы 72 и 73 элемента соединены соответственно с затворами транзисторов 67 и 68, а выход 74 элемента - со стоками транзисторов 67 и 68 (истоком транзистора 69).Элемент ЗИЛИ-НЕ (фиг. 4) выполнен на трех переключательных 75, 76 и 77 и одном нагрузочном 78 МОП-транзисторах, включенных между шинами питания 79 и 80. Входы 81, 82 и 83 элемента соединены соответственно с затворами транзисторов 75, 76 и 77, в выход 84 элемента - со стоками транзисторов 75, 76 и 77 (истоком транзистора 78),Элемент 4 - 2 И - 5 ИЛИ - НЕ (фиг. 5) выполнен на девяти переключательных 85, 86, , 93 и одном нагрузочном 94 МОП-транзисторах, включенных между шинами питания 95 и 96. Входы с первого по девятый 97, 98, , 105 элемента соединены соответственно с затворами транзисторов 85. 87, 89, 91, 86, 88, 90, 92 и 93, а выход 106 элемента - со стоками транзисторов 85, 87, 89, 91 и 93 (истоком транзистора 94).Элемент 2 - ЗИЛИ - 2 И (фиг. 6) выполнен на шести переключательных 107, 108, 109, 110, 111 и 112 и одном нагрузочном 113 МОП- транзисторах, включенных между шинами 114 и 115 питания. Входы с первого по шестой 116, 117121 элемента соединены соответственно с затворами транзисторов 107, 110,108, 111, 109 и 112, а выход 122 элемента - систоками транзисторов 110, 111 и 112 (со стоком и затвором транзистора 113). 5 10 15 20 25 30 Мультиплексор работает в двух режимах.В режиме коммутатора на адресные шины 2327 подаются двоичные переменные х 1 х 5 соответственно, составляющие двоичный номер Й=16 Х 1+8 Х 2+4 хз+2 Х 4+Х 5 информационной шины, которая подключается к выходу.В режиме универсального логического модуля на информационные шины 28.59 подается вектор значений О=(оо, ц 1, ., цз) реализуемой логической функции пяти переменных Г=Г(х 1, х 2, хз, х 4, х 5), двоичные перембнные которой х 1, х 2, хз, х 4, х 5 поступают нз адресные шины 23,27 соответственно. На выходной шине 60 сигнал совпадает со значением Г на данном наборе ПЕРЕМЕННЫХ Х 1, Х 2, , Х 5,П р и м е р. Определим сигналы на информационных шинах мультиплексора при реализации логической функцииГ(х 1, х 2, хз, х 4, х 5)=х 1 хз ч хзх 4 х 5,Очевидно, 0=(0000 1111 0000 1111 0000 0100 0000 0100).Тогда сигнал логического "0" должен быть подан на информационные шины 28, 29, 30, 31,36, 37, 38, 39,44, 45, 46, 41,48,50, 51, 52, 53, 54, 55, 56, 58, 59; сигнал логической "1" - на информационные шины 32, ЗЗ, 34, 35,40,41,42,43,49 и 57. Ф о рмулз и зоб рете н и я Мультиплексор. содержащий пять элементов НЕ, вход 1-го из которых (1=1, 25) соедййен с 1-й адресной шиной мультиплексора, о т л и ч а ю щ и й.с я тем, что, с целью упрощения, он содержит восемь элементОф 4 - 2 И - 5 ИЛИ - НЕ, элемент 2 - ЗИЛИ - 2 И, четыре элемента ЗИЛИ - НИ и четыре элемента 2 ИЛИ - НЕ, первый вход первого из которых соединен с выходом первого элемента НЕ и первым входом второго элемента 2 ИЛИНЕ, второй вход которого соединен со входом второго элемента НЕ, выход которого соединен с вторым входом первого элемента 2 ИЛИ - НЕ и первым входом третьего элемента 2 ИЛИ-НЕ, второй вход которого соединен с входом первого элемента НЕ и первым входом четвертого элемента 2 ИЛИНЕ, второй вход которого соединен с входом второго элемента НЕ, выход М-го элемента 2 ИЛИ-НЕ (М, 2, 3, 4) соединен с М-м входом )-го элемента 4 - 2 И - 5 ИЛИ-НЕ =1, 28), (к+4)-й вход которого соединен с (4)+1-4)-й информационной шиной мультиплексора, третья адресная шина которого соединена с девятым входом (2 М)-го элемента 4-2 И-БИЛИ-НЕ, выход которого соединен с первым входом 1-го элемента ЗИЛИ-НЕ, второй вход которого соединен свыходом 21-го элемента 4 - 2 ИИЛИ-НЕ, девятый вход которого соединен с выходом третьего элемента НЕ, четвертая адресная шина мультиплексора соединена с третьим входом (2 гп - 1)-го элемента ЗИЛИ - НЕ (в=1, 2), выход которого соединен с п-м входом элемента 2-3 ИЛИИ, (щ+2)-й вход которого соединен с выходом 2 гп-го элемента ЗИЛИ - НЕ, третий вход которого соединен с выходом четвертого элемента НЕ, пятая адресная шина мультиплексора соединена с пятым входом элемента 2 - ЗИЛИ - 2 И, шестой вход которого соединен с выходом пятого элемента НЕ, а выход соединен с выходной шиной мультиплексора, причем элемент НЕ содержит два МОП-транзистора, затвор первого из которых соединен с входной шиной элемента, первая шина питания которого соединена с истоком первого транзистора, сток которого соединен с выходной шиной элемента и истоком второго транзистора, сток которого соединен с затвором и второй шиной питания, элемент 2 ИЛ И-Н Е содержит три МОП-транзистора, затвор м-го (м=1, 2) из которых соединен с м-й входной шиной элемента, первая шина питания которого соединена с истоком м-го транзистора, сток которого соединен с вцходкой шиной элемента и истоком третьего транзистора, сток которого соединен с затвором и второй шиной питания, элемент ЗИЛИ-НЕ содержитчетыре МОП-транзистора, затвор у-го из которых (у" 1, 2, 3) соединен с у-й входной шиной элемента, первая шина питания которого соединена с истоком у-го транзистора, сток которого соеди нен с выходной шиной элемента и истокомчетвертого транзистора, сток которого соединен с затвором и второй шиной питания, элемент 4 - 2 И - 5 ИЛИ-НЕ содержит десять МОП-транзисторов, затвор )-го иэ которцх 10 =1, 2 8) соединен с )-й входной шинойэлемента, первая шина питания которого соединена с истоком (1+4)-го транзистора (1=1, 2, 3, 4) транзистора и истоком девятого транзистора, затвор которого соединен с 15 девятой входной шиной элемента, а стоксоединен со стоком М-го транзистора, выходной шиной элемента и истоком десятого транзистора, сток которого соединен с затвором и второй шиной питания элемен та, исток М-го транзистора соединен со стоком (1+4)-го транзистора. элемент 2-ЗИЛИИ содержит семь МОП-транзисторов, затвор р-го иэ которых (р=1, 2, , 6) соединен с р-й входной шиной элемента, 25 первая шина питания которого соединенас истоком седьмого транзистора, сток которого соединен с затвором, выходной шиной элемента и истоком (2 г)-го транзистора (г, 2, 3), сток которого сое динен с истоком 2 г-го транзистора, стоккоторого соединен с второй шиной питания элемента.1774491 63 иФ ис,фиг. Составитель В.СупрТехред М. Моргентал орректор В. Петраш едакто аказ 3935 Тираж Подписное ,ВНИИПИ Государственного комитета по изобретениям и открытиям 113035, Москва, Ж, Раушская наб., 4/5 КНТ ССС зводственно-издательский комбинат "Патент", г, Ужгород, ул.Г