Устройство контроля интерфейса

(5)5 6 06 Г 11/00 13/00 ПИСАНИЕ ИЗОБРЕТЕНИ СВИДЕТЕЛ ЬСТ АВТОР Л.В, Про Средства лексов, -системы, относитсядназначен ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(56) Повторитель сигналов каналарасширения вычислительных коМикропроцессорные средства и1985, М 2.Патент ФРГ М 2758023,кл. 6 06 Р 13/00, опублик. 1980. Изобретение квной технике и пре од р интерфейса ЭВМ,Целью изобретения является повышение достоверности передачи и расширение диагностических возможностей устройства.На фиг, 1 изображена блок-схема устройства контроля интерфейса; на фиг. 2 - первый буферный усилитель; на фиг. 3 - первый регистр; на фиг. 4 - блок дешифрации; на фиг. 5 - второй регистр; на фиг, б - алгоритм программного диагностирования расширенного интерфейса.Устройство контроля расширенного интерфейса (фиг, 1) содержит первый буферный усилитель 1, первый регистр 2. второй буферный усилитель 3, два элемента ИЛИ 4 и 5, блок б дешифрации, элемент ИЛИ 7, второй регистр 8, третий буферный усилитель 9, О-триггер 10 режима, элемент И 11,Кроме того, на схеме показаны; первая группа информационных входов-выходов устройства для подключения к группе информационных входов-выходов ЭВМ 12, группа адресных входов устройства для подключения к адресным выходам ЭВМ 13,54) УСТРОЙСТВО КОНТРОЛЯ ИНТЕРФЕ(57) Изобретение относится к вычислительной технике и предназначено для контроля интерфейса Э В М. Цел ь изобретения - повышение достоверности передачи и расширение диагностических возможностей устройства засчет обеспечения записи и считывания эталонной информации из устройства. Последнее содержит три буферных усилителя, два регистра, три элемента ИЛИ, элемент И, блок дешифрации, О-триггер. 6 ил,группа управляющих входов устройства для подключения к группе управляющих выходов ЭВМ 14, управляющий вход 15 устройства для подключения к сигналу, вторая группэ информационных входов-выходов устройства для подключения к группе информационных входов-выходов 16 удаленного устройства, группа адресных выходов 17 устройства для подключения к группе адресных входов удаленного устройства, группа управляющих выходов 18 устройства для подключения к группе управляющих входов удаленного устройства.Первый буферный усилитель (фиг, 2) содержит 16 элементов И 19 щ - 19 щ 6. 16 усилителей 20 щ - 206, 16 усилителей 21 щщ 6, 16 элементов И 22 щ - 22 щ 6, элемент НЕ 23.Первый регистр (фиг, 3) содержит 16 О- триггеров 24 щщ 6, и 16 элементов И 25 щ 25 щ 6Блок дешифрации (фиг. 4) содержит дешифратор.26 и 5 элементов И 27-31.Второй регистр (фиг, 5) содержит 16 О- триггеров 321-326, 16 элементов ИЗЗщ)6, 8 О-триггеров 34 щ, 8 элементов И35 щ.10 20 30 35 40 45 50 55 Устройство контроля интерфейса работает следующим образом.Сигналы первой группы входов 12, второй группы входов 13 и третьей группы входов 14, являющиеся соответственно линиями данных, адреса и управления, передаются соответственно через буферные усилители 1, 3 и 9, причем передача через усилитель 1 осуществляется в двух направлениях, а передача через усилители 3 и 9 - в одном направлении,Управление передачей осуществляется сигналом с выхода элемента ИЛИ 5, объединяющего на первых и вторых входах соответственно сигналы управления с 4-го и 1-го выходов усилителя 9, являющиеся соответственно сигналами чтения из памяти и регистров. Если активен один из названных сигналов (высокий), что означает чтение данных, то данные передаются с группы выходов 16 на группы входов 12; если сигналы неактивны (низкий), что означает запись данных, то передача данных производится с группы входов 12 на группу выходов 16,В регистр 2 записывается и считывается 16 разрядов эталонных данных. Выходы регистра объединены с первой группой выходов 161-16 и и открываются только при чтении регистра 2.В регистр 8 записывается исчитывается 24-разрядный эталонный адрес, причем регистр состоит из двух частей: 16-разрядной и 8-разрядной, в которые параллельно записываются соответственно старшая и младшая часть 24-разрядного адреса регистра.16 выходов первой части и 8 выходов второй части регистра 8 объединены с первой группой выходов 16 и открываются только при чтении старшей и младшей частей адреса, которые считываются последовательно,Чтение регистра 2 и регистра 8 (отдельно из первой и второй частей) осуществляется сигналами из блока 6 дешифрации, которые формируются по сигналам адреса из усилителя и командам чтения из усилителя 9.Сигнал с первого выхода блока 6 дешифрации считывает регистр 2, с третьего - первую часть 8, с четвертого - вторую часть регистра 8.Запись в регистр 2 также осуществляется по сигналу дешифрации адресов соотве 1- ствующих регистров и сигналу команды в блоке 6 дешифрации или по выходному сигналу элемента И 11.. Элемент И 11, а также элементы ИЛИ 4 и 7 обеспечивают диагностический поиск адреса сбойной ячейки памяти. Режим поиска задается программной установкой О- триггера 10 в "1", На третий вход элемента И 11 заведен сигнал с четвертого входа устройствэ. который является сигналом ошибки при считывании из памяти в блоке расширения.Анализ ошибки производится считыванием сбойного адреса и данных из регистров 8 и 2 с помощью блока 6 дешифрации. Первый буферный усилитель 1 предназначен для передачи двунаправленных сигналов данных и работает следующим образом.Через элементы И 191 - 19 и и усилители 201-20 и передаются сигналы от первой группы входов 121-12 и к первой группе выходов 161 - 16 и, Через элементы И 221 - 22 и и усилители 211 - 21 и передаются сигналы от первой группы выходов 161-16 и к первой группе входов 121-12 и.На первые входы элементов И 19 заведены соответствующие сигналы первой группы входов 12, с которыми объединены вь 1 ходы соответствующих усилителей 21. На второй вход элементов И 19 заведен сигнал с выхода элемента ИЛИ 5, управляющий направлением передачи двунаправленных сигналов. Если выход элемента 5 активен.(высокий), что означает команду чтения, то сигналы передаются через усилители 20 с первой группы выходов 16 на первую группу входов 12, При этом сигнал с выхода элементов НЕ 23 закрывает выходы элементов И 22 и запрещает передачу в противоположном направлении,Если выход элемента 5 неактивен (низкий), что означает команду записи, то сигналы передаются через усилители 21 с первой группы входов 12 на первую группу выходов 16. При этом сигнал с выхода элементов НЕ 23 закрывает выходы элементов И 19 и запрещает передачу в противоположном направлении,Первый регистр 2 предназначен для приема, хранения и последующего считывания эталонных данных, Работает регистр 2 следующим образом.На О-входы триггеров 241 - 24 и подаются данные с выходов буферного усилителя 11 - 1 и, На синхровходы триггеров 24 подан сигнал с выхода элемента ИЛИ 4, который управляет записью в регистр 2. Данные считываются из регистра 2 по сигналу с первого выхода блока 6 дешифрации. Если этот сигнал активен (высокий), то элементы И 251- 25 и закрыты и регистр 2 может или записывать, или хранить информацию.Блок 6 дешифрации предназначен для выработки сигналов записи или чтения в первый и во второй регистры. На К входах дешифратора 26 подано К линий адресов свыхода второго буферного усилителя 3, по которым определяется зона адресации устройства контроля, в которую входят первый регистр 2, второй регистр 8 (отдельно первая и вторая части) и триггер 10 режима.Первый выход дешифратора 26 подается на первый вход элементов И 29 и 28 и определяет выбор первого регистра 2. На второй вход элемента И 27 подается команда чтения регистров - сигнал с первого выхода усилителя 9, который является командой чтения регистров, а на второй вход элемента И 28 подается сигнал второго выхода усилителя 9, который является сигналом записи в регистры.Таким образом на выходе элементов И 27 и 28 вырабатывается соответственно сигнал чтения и записи для регистра 2, На первый вход элемента И 29 заведен сигнал с второго выхода дешифратора 26, Если этот сигнал активен (высокий), это чтение из второго регистра 8, первой его части,На первый вход элемента И 30 заведен сигнал с третьего выхода дешифратора 26.Если он активен и активен сигнал чтения свыхода усилителя 9, то производится считывание информации с второй части регистра 8. На первый вход элемента И 31 подаетсясигнал с четвертого выхода дешифратора26, а на второй его вход - сигнал записи с второго выхода усилителя 9, Если оба сигнала активны (высокие), тогда на вход триггера 10 подается строб, по которому производится запись информации с первой линии данных.Второй регйстр 8 служит для приема, хранения и считывания эталонного адреса и. состоит из двух частей; первая часть, включающая 16 триггеров 321 - 32 и и 16 элементов И 331 - 3316, предназначена для запоминания 16 младших разрядов 24-разрядного адреса, вторая часть, включающая 8 О-триггеров 311-318 и 8 элементов И 351- 35 в для запоминания старших 8 адресов адреса. Запись адреса происходит параллельно в обе части второго регистра по сигналу записи с выхода элемента ИЛИ 7, который соединен с синхровходами О- триггеров 321-321 о и триггеров 341-348. Считывание первой и второй частей регистров производится последовательно, соответственно сигналами с третьего и четвертого выходов блока 6; сигнал с третьего выхода разрешает передачу содержимого триггеров 321 - 32 м через элементы И 331-3316 на выходы регистра 8, Сигнал с четвертого выхода разрешает передачу содержимого триггеров 34 - 34 в через элементы И 351-35 в на выходы регистра 8, Выходы второго регистра 8 соединены с соответст 40 45 50 55 5 10 15 202530 35 вующими линиями первой группы выходов61-16 и. Когда нет сигнала чтения, выходы регистров 81 - 816 неактивны по отношению к первой группе выходов,Формула изобретения Устройство контроля интерфейса, содержащее первый, второй и третий буферные усилители, первый элемент ИЛИ, причем первая группа входов-выходов первого буферного усилителя подключена к первой группе информационных входов-выходов устройства для подключения к информационным входам-выходам ЭВМ, вторая групца входов-выходов первого буферного усилителя является второй группой информационных входов-выходов устройства для подключения к информационным входам- выходам внешнего устройства, выход первого элемента ИЛИ подключен к входу управления первого буферного усилителя, группа входов второго буферного усилителя является группой адресных входов устройства для подключения к адресным выходам ЭВМ; группа выходов второго буферного усилителя является группой адресных выходов устройства для подключения к. адресным входам внешнего устройства, группа входов третьего буферного усилителя являются группой управляющих входов устройства для подключения к управляющим входам ЭВМ, первый выход третьего буферного усилителя соединен с первым входом первого элемента ИЛИ и является первым управляющим выходом устройства для подключения к первому управляющему входу . внешнего устройства, второй и третий выходы третьего буферного усилителя являются управляющими выходами устройства для подключения к второму и третьемууправляющим входам внешнего устройства, четвертый выход третьего буферного усилителя соединен с вторым входом первого элемента ИЛИ и является четвертым управляющим выходом устройства для подключения к четвертому управляющему входу внешнего устройства, отл ича ю ще еся тем, что, с целью повышения достоверности передачи и расширения диагностических возможностей устройства, в него введены два элемента ИЛИ, первый и второй регистры, элемент И, О-триггер, блок дешифрации, причем первый и второй выходы третьего буферного усилителя соединены соответственно с первым и вторым разрешающими входами блока дешифрации, группа информационных входов которого соединена с группой выходов второго буферного усилителя, первый выход блока дешифрации соединен с входом управления выдачей первого регистра, второй выход-с первым входом второгоэлемента ИЛИ, третий выход - с первым входом управления вцдачей второго регистра, четвертый выход - с вторым входом управления выдачей второго регистра, пятый выход - с входом стробирования 0-триггера, информационный вход Э-триггера соединен с первым входом-выходом из группы информационных входов-выходов первого буферного усилителя, выход О-триггера соединен с первым входом элемента И, второй вход которого соединен с четвертым выходом третьего буферного усилителя, третий вход элемента И является управляющим входом устройства для подключения к выходу сигнала ошибки ЭВМ, выход элемента И соединен с вторым входом второго элемента ИЛИ, выход которого соединен со стро-. бирующим входом первого регистра, выход элемента И соединен с первцм входом третьего элемента ИЛИ, второй вход которого соединен с третьим выходом третьего 5 буферного усилителя, выход третьего элемента ИЛИ соединен со стробирующим входом второго регистра, группа информационных входов которого соединена с группой выходов второго буферного 10 усилителя, группа информационных выходов второго регистра подключена к группе информационных входов-выходов первого буферного усилителя, группы информационных входов-выходов первого регистра со единены с группой информационныхвходов-,выходов первого буферного усилителя,1679486 орректор Т. Пал ктор А. Ша аз 3215 Тираж 392 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб 4/5 ственно-издательский комбиндт "Патент", г, Ужгород, ул,Гагарина,ои оставитель ехред М.Мо