Устройство для контроля последовательности выполнения программ

СО 03 СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 1674 я)5 8 06 Р 11/ ГОСУДАРСТВЕННЫЙПО ИЗОБРЕТЕНИЯМПРИ ГКНТ СССР МИТЕТОТКР ЪТИЯМ й 1 ф:1;1Фф,ЕТЕНИЯ АНИЕ ИЗО К АВТОРСКОМУ СВИДЕТЕЛЬСТВ(56) Авторское свидетельство СССР М 842823, кл. О 06 Р 11/28, 1980.Авторское свидетельство СССР М 1254493, кл. 6 06 Р 11/28, 1985.(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОСЛ ЕДОВАТЕЛЬНОСТИ ВЫПОЛНЕНИЯ ПРОГРАММ(57) Изобретение относится к области вычислительной техники и может быть использовано для контроля правильности выполнения программ ЭВМ и других устройств и систем программного управления, а также для автоматизированной отладки программ и контроля очередности следоваУстройство относится к области вычислительной техники и может быть использовано для контроля правильности выполнения программ ЭВМ и других устройств и систем программного управления, а также для автоматизированной отладки программ и контроля очередности следования модулей программ,Целью изобретения является расширение области применения устройства путем реализации контроля последовательности выполнения программ на каждой параллельной ветви вычислительного процесса.На фиг,1 дана общая функциональная схема устройства; на фиг.2 - функциональная схема блока оперативной памяти. ния модулеи программ. Цель изобретения - расширение области применения устройства Гутем контроля последовательности выполнения программ на каждой ветви вычислительного процесса (в каждом процессоре многопооцессорной ЭВМ или же в каждой ЭВМ многомашинной вычислительной сети) за счет организации нескольких каналов контроля, введения схемы синхро-низации каналов и последовательного использования всеми каналами одного ОЭУ и ри контроле последовательности выполнения программ, Устройство для контроля последовательности выполнения программ г,держит Ч блоков управления оперативной памятью, блок оперативной памяти, дешифратор, группу блоков элементов И, 3 группы элементов ИЛИ, группу элементов И, группы элементов задержки и элементы ИЛИ. 2 ил. Устройство содержит группу блоков элементов И 1, дешифратор 2, группу элементов ИЛИ 3 блока управления, вторую группу элементов И 4 блока управления, группу триггеров 5 блока управления, второй элемент ИЛИ 6 блока управления, первую группу элементов И 7, первую группу элементов И 8 блока управления, первую группу элементов ИЛИ 9, блок 10 оперативной памяти, первый 11.1 и второй 11.2 элементы ИЛИ, группу элементов задержки 12, элемент И 13 блока управления, первый элемент ИЛИ 14 блока управления, вторую группу элементов ИЛИ 15, первый 16 вход установки устройства, второй 17 вход установки устройства, вход 18 разрешения запи си устройства, вход 19 разрешения контроля устройства, группу информационных входов 20 устройства, группу входов синхронизации 21 устройства, выходы правильного 22 и неправильного 23 следования модулей программы устройства, Каждая ячейка блока оперативной памяти содержит элемент И 24, триггер 25, элементы И 26 и 27, Блок оперативной памяти включает группу элементов ИЛИ 23. Устройство содержит 1 ч блоков 29 управления опера" ивной памятью.Устройство функционирует а четырех режимах; 1) подготовительный режим; 2) режим записи зависимостей модулей программы; 3) режим записи исходных данных;4) режим контроля правильности включения модуля в работу программы,Подготовительный режим,Во время подготовительного режима поступают сигналы на вход 16 устройства для приведения а нулевое состояние триггеров 5 и на вход 17 устройства для приведения в нулевое состояние триггеров 25, Триггеры 5 и триггеры 25 устанавливаются в нулевое состояние.Режим записи зависимостей модулей программы,На протяжении всего режима записи присутству,от сигнала входе 18 разрешения записи, который посгупает на входы группы элементов И 7, а также сигнал на первом синхронизирующем входе 211, который поступает, ао первых, на ВхОд первого блока элементов И . 1 группы, во-вторых, на входы элементов И 4 блока 29, в-третьих, на входы элементов И В группы первого блока 291, в-четвертых, на вход элемента И 13 первого блока 291, В режиме записи информация поступает только на первый информационный вход 2 О 1, т.е, работает только первый блок 291.Режим записи делится на циклы, э циклы а свою очередь на такты,На первом такте первого цикла нэ первый информационный вход 201 подается номер модуля (1), который через первый блок элементов И 11 группы и элементы ИЛИ 15 поступает на вход дешифратора 2, Дешифратор 2 преобразует номер в сигнал на одном из выходов, который через соответствующий элемент ИЛИ 3 группьг первою блока 291 и соответствующий элемент И 4 первого блока управления устанавливает в единичное состояние 1-й триггер 5 первого блока уг.равления, С единичного выхода установившегося в единичное состояние триггера 11 л первого блока управления сигнал поступает, во-первых, через элемент ИЛИ б группы перво".о блока управления на первые инверсные входыгруппы элементов И 4 первого блока управления, запрещая установку других триггеров первого блока управления в единичное5 состояние, во-вторых, через соответствующий элемент И 7 группы на первые входыэлементов И 24 первой группы 1-й строкиблока 10 оперативной памяти,На втором такте на первый информаци 10 онн ый вход 201 устройства последовательноподаются номера модулей, которые мОгутбыть включены в работу после 1-го модуля,Эта информация через первый блок элементов И 11 группы и элементы ИЛИ 15 посту 15 пает на вход дешифратора 2, Дешифратор 2каждый последовательно поступающий номер преобразует в сигнал на одном из выходов, который поступает только в блокОперативной памяти (так кэк на инверсные20 входы всех элементов И 4 первого блокауправления поступает запрещающий сигнал "1") и через второй вход соответствующего (К-го столбца блоков) элемента И 24 кпервой группы 1-й строки и К-го столбца ус 25 танавливэет соответствующий триггер 25 кв единичное состояние.Единичное состояние триггера 25 к напересечении 1-й строки и К-го столбца хранит информацию о возможности следова 30 ния за 1-м модулем программы К-го модуля,На третьем такте поступает сигнал на вход 16 устройства для приведения в нулевое состояние триггеров 5 блоков управления, Триггеры 5 первого блока управления (триггеры 5 остальнь 1 х блоков приведены в нулевое состояние на подготовительном режиме) устанавливаются в нулевое состояние, на инверсные входы всех элементов И 4 запрещающий сигнал "1" не поступает.Далее устройство переходит ко второму циклу режима записи (к первому такту) и т,д. пока не будет записаны все зависимости модулей программ.Режим записи исходных данных, В режиме записи исходных данных последовательно в каждый из Ч блоков управления записываются номера первых модулей программы, которые начинают выполняться на соответствующих параллельных ветвях вычислительного процесса (процессорах многопроцессорной ЭВМ или ЭВМ многомашинной вычислительной сети),Данный режим протекает за М тактов, На каждом )-м такте в триггеры 5)-го блока 29) записывается номер первого (начального) модуля программы, который начинает выполняться в )-и параллельной ветви вычислительного процесса -м процессореэлементов И групп 7, 8, но дальше сигнал не проходит, так как на другие входы этих элементов И сигналы не поступают,После Й тактов устройство имеет информацию о начальных номерах модулей программ, выполняемых в каждой параллельной ветви вычислительного процесса(в каждом )-м процессоре многопроцессорной ЭВМ или в каждой ЭВМ многомашинной вычислительной сети). Режим контроля правильности включения модуля в работу программы,Режим контроля протекает по циклам, каждый из которых имеет М тактов. В течение осего режима контроля присутствует сигнал на входе 19 разрешения контроля, поступающий на входы элементов И 8 группы всех блоков управления,На первом такте первого цикла поступает сигнал на первый синхронизирующий вход 211. Этот сигнал разрешает прохождение сигнала с единичного выхода триггера 51 первого блока 291, который был установлен в единичное состояние в режиме записи исходных данных через соответствующий элемент ИЛИ 9 группы на первые входы элементов И 26, 27 второй и третьей групп соответствующей Ей строки. На первый информационный вход 201 поступает номер(М) запрошенного в работу модуля в первой па 50 раллельной ветви вычислительного процесса, который через первый блок элементов И 11 группы, элементы ИЛИ 15 поступает на вход дешифратора 2, Дешифратор 2 преобразует этот номер в сигнал на одном из выходов (к)-м, который поступает только в многопроцессорной ЭВМ или )-й ЭВМ многомашинной вычислительной сети).На )-м такте оежима записи исходных данных поступает сигнал на)-й синхронизирующий вход 21. а на )-й информационный вход 20 поступает номер первого (начального) модуля программы, Эта информация через )-й блок элементов И группы 1; и элементы ИЛИ 15 поступает на вход дешифратора 2, Дешифратор 2 преобразует этот номер в сигнал на одном иэ выходов (-м), который через соответствующий элемент ИЛИ группы 31 и соответствующий элемент И 4 Ц-го блока 291 устройства устанавливает триггео 5)-го блока в единичное состояние, который хранит информацию о номере модуля программы, выполняющегося в)-й ветви вычислительного процесса. С единичного выхода триггера 5 сигнал поступает, во-первь 1 х, на вход )-го элемента ИЛИ б и далее на инверсные входы всех элементов И 4)-го блока 29, запрещая установку других триггеров )-го блока в единичное состояние, во-вторых, на входы5 10 15 20 25 30 35 40 45 блок оперативной памяти (так как на запрещающих входах элементов И 4 всех блоков 29 присутствует запрещающий сигнал еще с режима записи исходных данных), во-первых, входы соответствующих элементов И второй и третьей групп (1-го столбца ОЗУ) 26 к -2 б; 27 к - 27 (М - количество модуЧ, 1лей в программе); во-вторых, на вторые входы элементов И 24 первой группы 1-го столбда гсигнал дальше не проходит, так как на перве входы ничего в данном режиме не л., ступает).Если триггер 25 на пересечении -йстроки и К-го столбца находится в нулевом состоянии (в программе отсутствует связь между модулями 1 и 1 в данной последовательности), то сигнал с нулевого выхода три гера через соответствующий элемент И 27 третьей группы и соответствующий элемент ИЛИ 28 к группы К-го столбца, второй элемент ИЛИ 112 поступает на выход 23 неправильного следования модулей программы, выдавая "Запрещение" на включе.ние (к-го) модуля в работу программы,Если триггер 25 к на пересечении 1-йстроки и К-го столбца находится в единич- .ном состоянии (К-й модуль программы может следовать за -м), то, во-первых, через соответстьуощий элемент И 26 второй группы, соответствующий элемент ИЛИ 28 группьк первь:,й элемент ИЛИ 1 1 будет4выдан сигнал "Разрешение" на выполнение очередного Ко модуля программы на выход 22 устройства, во-вторых, через первый элемент И 131, первый элемент ИЛИ 141 будут приведены в нулевое состояние триггеры 5 первого блока 291, в-третьих, через время т. необходимое для приведения в нулевое состояние триггеров 5 блока, через соответствующий элемент задержки 12 к, элемент ИЛИ 3 группы блока 291, элемент И 4 блока 291 устанавливается в единичное состояние триггер 5 к первого блока и через элемент ИЛИ 61, элементы И 41-4 м блока 291 запрещает установку других триггеров пеового блока 291 в единичное состояние. Б дальнейшем номер переписанного модуля в триггер 5 первого канала фигурирует как номер последнего выполненного модуля.На втором такте первого цикла поступает сигнал на второй синхронизирующий вход 212, а информация снимается с второго информационного входа(номер модуля программы, возможность следования которого за модулем, номер которого записан в триггера 51-5 м второго блока 292 необходимо ,проверить).Контроль вторым блоком(на втором гакте) устройства осуществляется аналогичноконтроло в первом блоке а первом такте), и т,д, по следующим тактам цикла,Если на )-м такте отсутствует информация на )-м информационном входе 20, то через время, равное продолжительности такта, устройство переходит к Д+1)-му такту,По окончании ч-го такта первого циклаустройство переходит к 1-му таСгу второгоцикла и т,д.Формула лзоб ретения Устройство для контроля паследовтельности выполнения программ, садер 3.ащее блок оперативной памяти, первую группу элементов И, группу элементов задержки, дешифратор, первый и второй злементц ИЛИ, первый блок угравгеИ 5 оперативной памятью, включающлй группу элементов ИЛИ блока управления, первую и вторую группы элементов И блока управления, группу триггеров блока управления, первый элемент ИЛИ блока управления,гричем первая групга вьходов блока оперативной памяти соединена с группой входов ГВо 3 ОГО элемента ИЛИ Входами элементов зздер 5 кки Группы, Вта)3 ая Группа Выходов блока оератиеной памяти соединена с, группой входов второго элемента ИЛИ, Выходы первого и второго элементов ИГИ явля ОтстсОот Ветст вен но 3 ыхадс 1 ми правильного и неправильного следования модулей программы устройства, выходь дешифратора соединень, с группой входов признака записи информац 5 и блока оперативной памяти, ВыхОДы злементОВ И первОй групггы соединены с ГЗуппой входае заиси блока оперативной памяти; первые входы элементов И первой групп 5. подключены к входу разрешения записи устройства, вторые входы элементов И первой группы соединены с выходами соответству 5 ощих триггеров группы первого блока управления, нулевые входы трип еров группы блока управления соединены с выходом первого элемента ИЛИ блока управления, первые входы элементов И 5 ерва группь блока управления саединеьы с вых 3 дами соответствующих триггеров группы блока управления,отличающее 1 я гам чО с лью расширения области применения за счет реализации контроля пзследовательности выполнения программ на каждой параллельной ветви вычлс 5 ительного процесса, оно содержит Группу блоков элементов И,первую и вторую группы элементов ИЛИ и чблоков управления оперативной памятью, во все М блоков управления оперативной памятью введены элемент И блока5 управления и второй элемент ИЛИ блокауправления, причем в каждом )-м блоке управления оперативной памятью и = 1, ч) выход элемента И блока управления соединен с первьм входом первого элемента ИЛИ О блока упоавления, выходы триггеров группы блока управления соединены с ГруппоЙ Входов второго элемента ИЛИ блока у;равления, выход которого соединен с инверсными входами элементов И второй группы 15 блока управления, первые входы которыхсоединены с выходами соответствующих элеменгов ИЛИ группы блока управления, выходы элементов И второй груг;пы блока управления соединены с единичными вхо дами соответствующих триг.еров группыблока управления, вторье входы элементов И первой группы блока управления соединены с входом разрешения контроля устройства, третьи входы элементов И первой 25 группы блока управления, вторые входызлеме 5 ггов И старой группы блока управления и первый вход элемента И блока управ-.ления соединены с 1-м входом группы входов синхронизации устройства, первые 30 и вторые входы элементов ИЛИ блока уп-равления соединень: соотвегственно с выходами соответствующих элементов задержки группы и с соответствующими выходами дешифратара вторые входы эле мента И блока угравления и первогоэлемента ИЛИ блока управления соединены соответстве 5 но с выходом первого элемента ИЛИ и первым установочным входом устройства, второй установочный вход 40 которого подключен к группе входов на альной установки блока оперативной памяти, выходы элементов И первой группы блока управления соединены с)-ми входами соответствуощих элементов ИЛИ первой груп пы, выходы которых соединены с группойвходов опроса блока оперативной памяти, управляощие Входы блоков элементов И групггы подклочены к группе входов синхронизации устюЙства, Гоуппа инфармацион ньх входа 3 устрайсгеа соединена синфОрмациоНыми водами блоков элементов И группы, выходы которых соединены с соответствующими входами элементов ИЛИ второй группы, выходы которых соеди наны с группой входов дешифратара,1674134 к Ищ Йоду О к 1-апд аиду О каГ-аггудхпдуО, иР-пюу Йоду И аГ к Ьхад ко к Юьп Фиг Составитель Д. Ванохиедактор О, Спесивых Техред Моорг:;нтал тор й, Осаул и ГЕНТ СССР Производственно-иэдатвльский кОмбинат Патент, г, Укгород, УЛ.Гагарина, ГО к ЮоАИуЗаказ 2923ВНИИП аЬниепу к 1-пвуЬтуугаду 7 Йширргщара,Р Тираж 389 Госчдарственного комитета по изобре 13035, Москва, Ж, Рауш