Устройство для умножения

40 Устройство умножения функцнониру 45 ет. в избыточной двоичной системе счисления с цифрами 1, О, -1. Для получения очередной 1.-й циФры результа" та г = АВ 2 , где р2, используются Формулы;50В; = В; +Ъ 2Б; = 2 К;, + 2 (В;а, + А;, Ъ;);-1 если -1 - ( И (- - ;Э 22 г Изобретение относится к вычислительной .технике и может быть исполь" зовано в цифровых вычислительных машинах.5Цель изобретения - повышение быст-. фодействия при выполнении последовательности операцийНа фиг. 1 представлена структурная схема устройства для умножения; на 0 фиг, 2 - схема блока анайиза разрядов результата.Устройство для умнржения (фиг.1) содержит сумматор 1, регистры 2 и 3 множимого и множителя, сумматор 4 ре зультата, регистр 5 результата, дополнительный регистр 6, блок 7 анализа разрядов результата регистр 8 сдвига, элемент И 9, КЯ-триггер 10, эле.менты И 11-14, элемент ИЛИ 15, элемент И 16, элементы ИЛИ 17 и 18, элементы И 19 и 20, элемент ИЛИ 21, элемент И 22, тактовые входы 23-25 устройства, входы положительного 26 и отрицательного 27 аргументов второго 25 сомножителя устройства, входы положительного 28 и отрицательного 29 аргументов первого сомножителя устройства, а также выходы 30 и 31 устройства.30Блок анализа разрядов результата (фиг. 2) образуют элемент И 32, элемент ИЛИ 33, элемент ИСКБОЧИОРЕЕ ИЛИ 34,. элементы И 35-37, П-триггер 38, элементы И 39 и 40 и элемент РШИ 41.Регистр 8 сдвига - кольцевой.Регистры 2 и 3 множимого и множителя, сумматор 1 и регистр 8 сдвига имеют разрядность и, Разрядность сумматора 4 результата и регистра 5 результата - и+р+1Разрядность до,полнительного регистра 6 - 2 р + 1. Кф ы Яю гю. Я - промежуточная перемен 1ная;г, - очередная цифра результата.При этом= 1 п+р, а начальными являются значения К о= О, А=В =,гд=О.Устройство работает следующим образом.В исходном состоянии в регистрах2, 3, 5 и 6, О-триггере 38 и КБ-тригге е 10 записаны нули, а в регистре 8 сдвига единица записана в крайнем левом разряде. Бчдем считать, что кначалу каждого 1-го цикла (1=1,2р, , п) на входных кодовыхшинах появляются очередные 1-е разрядымножителя и .множимого, начиная со . старших разрядов, в регистре 8 сдви-,га единица находится в 1-м разряде.Кроме того, в. каждом цикле на тактовые входы 23-25 устройства поступаютпоследовательно управляющие сигналыТ 1-ТЗ соответственно. Множимое и множитель представляются на входах устройства в избыточном коде с цифрами -1, -1, О. При этом единица в очередном разряде сомножителя кодируетсяединичным сигналом на входе 26 или28, минус единица - единичным сигналом;на входе 27 нли 29, а нуль - нулевыми сигналами (отсутствием сигналов) . На обоих входах, представляющих данный сомножитель. Произведение также Формируется в избыточном коде последователь. но со старших разрядов. Результат формируется с погрешностью (2 и/2, Сигнал Т 1 с входа 23 поступает на вход разрешения приема информации регистра 2 множимого; на входы элементов И 14 и 16, а также через элементы ИЛИ 21 и И 12.или 11 на входы управления или приема на первую группу входов регистра 5 результата или выдачи на вторую группу выходов дополнительного регистра 6 в зависимости от состояния выходов КЗ-триггера 10, До тех пор, пока значение (р+1)-го5 16 разряда регистра 8 сдвига будет равно "О", на прямом выходе КБ-триггера 10 присутствовать "0" и тактовый сигнал Т 1 поступает лишь на цепи уп-. равления дополнительного регистра 6 и не поступает на цепи управления регистра 5 результата. Когда значение (р+1)-го разряда регистра 8 примет значение "1", КБ-триггер 10 устанавливается в "1", пройсходит сброс информации дополнительного регистра 6 и тактирующий сигнал Т 1 поступает на цепи управления регистра 5 результата и не поступает на цепи управления дополнительного регистра 6, Если очередная цифра множимого равна "1", то единичный сигнал через элемент И 14 проходит к входу выдачи прямого кода регистра 3 множителя, Код с регистра 3 подается на сумматор 4 результата, в. котором суммируется или с содержимым регистра 5, при этом результат операции записывается в этот же регистр, или с содержимым. регистра 6, причем результат операции записывается в регистр 6 (содержание какого регистра - 5 или 6 - участвует в формировании результата, определяется значением (р+1)-го разряда регистра 8). Одновременно единичный сигнал с входа 26 через элементы. И 14 и ИЛИ 15 поступает на входвыдачи прямого кода регистра 8 сдвига. Этот код в сумматоре 1 суммируется с кодом, записанным в регистре 2 множимого, обеспечивая занесение единицы в -й разряд указанного регистра. Результат суммирования запоминается в регистре 2. Если очередная цифра множимого равна "-1", то единичный сигнал с входа 27 через элемент И 16 проходит к входу выдачи обратного кода регистра 3, на входы четырех старших разрядов сумматора 4 результата (первый управляющий вход), через элемент ИЛИ 17 на вход переноса младшего разряда того же сумматора дня преобразования выданного с регистра 3 множителя обратного кода в дополнительный, который в сумматоре результата 4 суммируется или скодом из регистра 5, результат операции записывается при этом в. регистр 5, или с кодом из регистра 6, при этом результат операции записывается, в регистр 6, в зависимости от значения (р+1)-го разряда регистра 8. Кроме того, единичный сигнал с входа 27 9537 6через элементы И 16 и ИЛИ 18 поступает на вход выдачи обратного кодарегистра 8 сдвига и на вход переноса 5младшего разряда сумматора 1 дляпреобразования выданного из регистра8 сдвига обратного кода в дополнительный, который суммируется с содержимым регистра 2, и результат суммирования запоминается в регистре 2. Таким образом, осуществляется прибавление "-1" к д-му разряду кода множимого, Если очередная цифра кодамножимого нуль, то содержимое регистров 2, 5 и 6 в данном такте не изменяется. После окончания действия сигнала Т 1 на тактовом входе 24 появляется управляющий сигнал Т 2, которыйпоступает на вход разрешения и приема 20 информации регистра 3 множителя, иавходы элементов И 19 и 20, а такжечерез элементы ИЛИ 21 и И 12 или 11на входы управления или приема на первую группу входов регистра 5 резуль тата или выдачи на вторую группу выходов дополнительного регистра 6 в зависимости от значения (р+1)-го разряда регистра 8 сдвига. Если очередная цифра множителя равна "1", единичный сигнал с входа 28 через элемент И 19 подается на вход выдачипрямого кода регистра 2 множимого,а также через элемент ИЛИ 15 навход вьдачй прямого кода регистра 8сдвига. Код из регистра 8 суммируется в сумматоре 1 с кодам из регистра 3 множителя, причем результатсуммирования записывается в регистр 3.Таким образом осуществляется занесение единицы в 3.-й разряд регистра 3множителя. Прямой код содержимогорегистра 2 в сумматоре 4 резурьтатасуммируется или с кодом регистра 5,при этом результат операции записывается в этот же регистр,или с кодомрегистра 6, причем результат операции записывается в регистр 6. Еслиочередная цифра множителя равна "-1",то единичный сигнал с входа 29 черезэлемент И 20 проходит на вход выдачиобратного кода регистра 2 и на входычетырех старших разрядов сумматора 4результата, второй управляющий вход,а также через элемент ИЛИ 17 на входпереноса ытадшего разряда сумматора 4 55;результата для преобразования поступающего с регистра 2 обратного кода вдополнительный. Этот код суммируетсяв сумматоре 4 результата или с кодомиз регистра 5, при этом результатсуммирования записывается в регистр5, или с кодом из регистра 6, приэтом результат суммирования записывается в регистр 6. Кроме того, еди 5ничный сигнал с выхода элемента И 20через элемент ИЛИ 18 поступает на входвыдачи обратного кода регистра 8 сдвига и на вход переноса младшего разрядаО,сумматора 1 для преобразования поступающего с регистра 8 сдвига, обратногокода в дополнительный, который суммируется в сумматоре 1 с кодом из регистра 3 множителя, причем результат сум-мирования запоминается в регистре 3,Таким образом обеспечивается прибавление -1 к 1-му разряду кода множителя из регистра 3. При отсутствииединичных сйгналов на обоих кодовыхвходах множителя содержимое регистров 3, 5 и 6 в этом такте не изменяется. После окончания действия сигналТЗ, который подается на вход сдвигарегистра 8 и через элемент И 22 навходы сдвига регистра 5 результатаи дополнительного регистра 6 или через элемент И 13 на управляющий входвыдачи на первую группу выходов дополнительного регистра 6 и на управляющий вход приема на вторую группувходов регистра 5 результата в зависимости от значения р-го разряда регистра 8 сдвига. Код регистра 8 сдви"гается на один разряд вправо. Еслипри этом значение р-го разряда ре 35гистра 8 сдвига равно "О" то кодырегистра 5 результата и дополнительного регистра 6 сдвигаются на одинразряд влево. Если при этом значениер-го разряда регистра 8 сдвига равно"1", то происходит запись содержимогодополнительного регистра 6 в 2 р+1старшик разрядов регистра результата.При равенстве единице п-.го разрядарегистра 8 происходит сброс ВЯ-триггера 10,Для получения очередной -й цифрырезультата г необходимо проанализировать значение трех старших разрядовпромежуточного результата И Самыйстарший разряд И,хранится в 0-триггере .38, а второй и третий старшиеразряды И представляют собой соответственно первый и второй разрядырегистра 5 результата. Информация 55в этих разрядах обновляется в. каждомтретьем такте очередного цикла, причем в р-м цикле информация поступает из старших разрядов дополнительного регистра 6, Анализируя значения трех старших разрядов И, (два знаковых разряда и первый разряд после запятой), блок анализа разрядов формирует очередную цифру произведения.Формула изобретенияУстройство для умножения, .содержащее регистры множителя, множимогои результата, сумматор, сумматор результата, блок анализа разрядов результата, регистр сдвига, четыре элемента И и четыре элемента ИЛИ, причем выходы первой группы регистров множителя и множимого соединены со-.ответственно с информационными входамипервой и второй группы сумматоров,информационные входы третьей группыкоторого соединены с группой выходов регистра сдвига, входы положительных аргументов первого и .второго сомножи-. телей устройства соединены соответственно с первыми входами первого и вто рого элементов И, входы отрицательных аргументов первого и второго сомножителей устройства соединены соответственно с первыми входами третьего и четвертого элементов И, первый тактовый вход устройства соединен с вторыми входами. второго и четвертого элементов И, первым входом первого элемента ИЛИ и входом разрешения приемаинформации регистра множимого, вход разрешения выдачи прямого кода кото- рога соединен с выходом первого элемента И и первым входом второго элемента ИЛИ, .второй вход которого соединен с выходом второго элемента И и входом разрешения выдачи прямого кода регистра множителя, вход разре щения выдачи обратного кода которого соединен с выходом четвертого элемента И, первыми входами третьего и четвертого элементов ИЛИ и первым управляющим входом сумматора результата,информационные входы первой и второй группы которого соединены соответственно с выходами вторых групп регистров множимого.и множителя, а информационные входы третьей группы - с группой выходов регистра результата, информационные входы первой группы которого соединены с выходами первой группы сумматора результата соответственно, а выходы двух старших разрядов - с первым и вторым информационными вхо 1649537дами блока анализа разрядов результата, управляющий вход которого соеди-, нен с входом сдвига регистра сдвига и вторым тактовым входом устройства, третий тактовый вход которого соеди 5нен с вторыми входами первого и третьего элементов И, вторым входом перво- го элемента ИЛИ и входом разрешения приема информации регистра множителя, 1 О информационные входи которого соединены соответственно с выходами первой группы сумматора, выходи второй группы которого соединены соответственно с информационными входами регистра ,множимого, вход выдачи обратного кода которого соединен с вторым входом третьего элемента ИЛИ, вторим управляющим входом сумматора результата, выходом третьего элемента Ии вторим входом четвертого элемента ИЛИ, выход которого соединен с входом переноса сумматора и входом выдачи обратного кода регистра сдвига, вход выдачи . прямого кода которого соединен с вы ходом второго элемента ИЛИ, выход .третьего элемента ИЛИ соединен с входом переноса сумматора результата, входы блока анализа разрядов результата соединены с выходами устройства, ЗО о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия при выполнении последовательности операций, в него введены дополнительный регистр, ВЯ-триггер и пятый, шестой, седьмой, восьмой и девятый элементы35 И, причем выходы второй группы сумматора результата соединены соответственно с группой информационных входов дополнительного регистра, выходы первой группы которого соединены с информационными входами (2 р+1) старОших разрядов второй группы регистра результата, вход сдвига которого соединен с входом сдвига дополнительного регистра и выходом пятого элемента И, первый вход которого соединен с первым входом шестого элемента И, выходом р-го разряда регистра сдвига и третьим информационным входом блока анализа разрядов результата, четвертый информационный вход которого соединен с выходом старшего разряда дополнительного регистра, вход сброса которого соединен с выходом (р+1)-го разряда регистра сдвига и Б-входом . КБ-триггера, К-вход которого соединен с входами сброса регистров мнояимого и множителя и выходом седьмого элемента И, первый вход которого соединен с выходом младшего разряда регистра сдВига, вход старшего разряда которого соединен с выходом младшего разряда регистра сдвига, прямой выход КЯ-триггера соединен с первым входом восьмого элемента И, второй вход которого соединен с выходом первого элемента ЮП 1 и первым входом девятого элемента И, второй вход которого соединен .с инверсным выходом КЯ-триггера, второй тактовый вход устройства соединен с вторыми входами пятого, шестого и седьмого элементов И,выход шестого элемента И соединен с первыми управляющими входами регистра результата и дополнительного регистра, вторые управляющие входы которых соединены соответственно с выходами восьмого и девятого элементов И, выходи второй группы дополнительного регистра соединены соответственно с инФормационными входами четвертой группы сумматора результата,1649537 ь Е. Мурзинлийнык Состав ректор Т. Пал Редактор А. Ога хред д е крьгтиям лд, 4/5 ственно-издательский комбинат "Патент", г, Ужг Гагарина, 101 роизв,Иасщаршш разрядаравсара Х резулыто Заказ 1522 Тираж 403 ВНИИПИ Государственного комитета п 113035, Москва, Ж Подпиизобретениям иРаушская наб