Устройство для переключения каналов вычислительной системы

Союз Советеккх Социалистичеоцех РеслубликОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВМДВТЕДЬСТВУ 01) 602846 1) Дополнительное к гвт. свид-ву% 383047(22) Заявлено.) 6.03.76 (21) ) 339667/1861) М. Кл, с 06 Г 9/00 оединением заявки,г(е Государственный ноннтет Совета Министров СССР по делам изооретений и открытий. Пляс О 71) Заявител 54) УСТРОЙСТВО ДЛЯ ПЕРЕКЛЮЧЕЧИЯ КАНА ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ 0 25 Изобретение относится к вычислительной технике.Известное устройство для переключения каналов вычцслпельной системы 11 содержит КОММутатОр КаНаЛОВ, ПЕрВь(е ВХО;(Ы КОторОГО СОЕДИНЕН С Ицфсри НОННЫМИ ВЬ 1 ХОддМИ Ка. налов, мажоритарный блок сравнения, входы которого соединены с инфорк(анкоными Выхс. дами каналов, и блок анализа, первые Вхс ил которого соединены с коцтрольнымц выходамц каналов, вторые входы - с выходам мажоритарного блока, а выходы -- со вторыми входами коммутатора каналов.Однако в известном устройстве при отказе схем сравнения мажоритарного блока сравнения или схем контроля каналов, приводящих к ложной выдаче или ложной невыдаче сигнала брака, возможно формирование блоками ацаЛИЗа ЛожНЫХ СИГНВЛОВ УГРаВЛЕЦЯ КОММУТаторов. Кроме того, в известном устройстве отсутствуют блокивсвка выходов мажоритарного блока сравнения и поканальцая блокировка контрольных выходв каналсз, что нсобходимс при отказе мажоритарного блока сравнецця ц 1 или) схем контроля каналов.Кроме гого, в кзвестном устройстве после отказа второгс канала невозможно достоверно определ 1 пь цц одного отказав. пего канала цо КОНТРОЛЮ СРДВНЕНИС" М, Тан КВК В ЭТОМ СЛУЧДЕ коды всех трех выходных регистров каналов неравны ц вырабатываются три сигндла цесравнсцця, не позволяющие определить нц один отказавший канал.Целью изобретен я является повышение цд. дежностц устро)1 Ства ц расширение его функциональных возможостей.Э о достцгастся тем, что в предлагаемое устройство для псреключения кдцдлов Вычислительной системы Введен о,цк разрешения анализа. первая, вторая ц третья группь входов которого соединены соответствецо с Выходами мажсстарого О)окд ср Внеци, с коцтрольнымц выходамц каналов и с упрдвля 1 сц(цМц ВЫХОдаМН КацаЛОВ, а Выход ОдКЛКТЧЕ К соответствуюи(ему входу блока дндлцзд.Кроме того, в мстрсСтво блок пдзреи(ения ааЛИЗа Можст СОДЕРжатЬ РЕгпетРЫ КОНТРОЛИ- ртец 1 х (скицй и Ол(жир(вкц конроля. мджсрКТарЫЕ ЭЛЕМЕть 1, трГГЕр рдЗрЕШЕццц аиалцза, элементы И,1 И, элементы И блокировки, мстановкц, причем вход 1 е строг кстро,ц рхсмых секнц Й ц ссн)кц;)овкц контсля сседццець( 1 С 1)ез мджорц 1;рцы( 1 См(цт с т)е 1 ей группой входов блока, а в сходы соединены соответствецо с первымк и вторыми входамц дешцфратора, выходы которого соединены с первыми входами соответствующих первых и вторых элементов И блокировки, вторыс и третьи входы первых элементов И блокировки соединены с первой группой входов блока, вторые входы вторых элементов И блокировки соединены со.второй группой входов блока, выходы первых и вторых элементов И блокировки соединены через первый элемент ИЛИ с первым входом элемента И установки, второй вход которого соединен через второй элемент ИЛИ с первой группой входов блока, а в ход соединен со входом триггера разрешения анализа, выход которого подключен к выходу блока.На фиг. 1 представлена блок-схема описываемого устройства вместе с каналами вычислительной системы; на фиг. 2 -- функциональная схема блока разрешения анализа. 15Устройство 1 для переключения каналов 2, 3, 4 вычислительной системы содержит мажоритарный блок 5 сравнения, блок 6 разрешения анализа, блок 7 анализа и коммутатор 8 каналов вычислительной системы.Первые входы коммутатора 8 и входы мажоритарного олока 5 соединены с информацп онцыми выходами каналов. Первые входы блока 7 анализа соединены с контрольными выходами каналов 2, 3, 4. Сигналы на контрольных выходах каналов 2, 3, 4 формируются схемами 9, 10, 11 контроля каналов 2, 3, 4. Вторые входы блока 7 анализа соединены с выходами мажоритарного блока 5 сравнения, а выходы блока 7 анализа соединены со вторыми входами коммутатора 8 каналов.Первая группа входов блока 6 разрешения 30 анализа соединена с выходами мажоритарного блока 5 сравнения, вторая группа входов соединена с контрольными выходами каналов 2, 3, 4, а третья группа входов соединена с управляющими выходами каналов 2, 3, 4. Сигнальг на управляющих выходах каналов 2, 3, 4 формируются схемами 12, 13, 14 управления каналов 2, 3, 4. Выход блока 6 разрешения анализа подключен к соответствующему входу блока 7 анализа.40Блок 6 разрешения анализа содержит регистр 15 контролируемых секдий, регистр 16 блокировки контроля, мажоритарные элементы 17, 18, дешифратор 19, первые 20 - 22 элементы И, вторые 23 - -25 элементы И блокировки, первый 26 и второй 27 элементы ИЛИ, триггер 28 разрешения анализа и элемент И 29 установки. Входы мажоритарных элементов 17, 18 соединены с третьей группой входов блока разрешения анализа. Выходы мажоритарных элементов 17, 18 соединены с входами регистров 15, 16 контролируемых секций и блокировки контроля, выходы которых соединены соответственно с первым и вторым входами дешифратора 19. Выходы дешифратора 19 соединены с первыми входами соответствующих первых 20 - 22 и вторых 23 - -25 элементов И бло кировки. Вторые и третьи входы первых элементов И 20- - 22 блокировки соединены с первой группой входов блока 6 разрешения анализа. Вторые входы вторых элементов И 23 - 25 блокировки соединены со второй группой входов блока 6 разрешения анализа. 4Выходы первых и вторых элементов И 20 - 25 блокировки соединены через первый элемент ИЛИ 26 с первым входом элемента И 29 установки, второй вход которого соединен через второй элемент ИЛИ 27 с первой группой входов блока 6 разрешения анализа. Выход элемента И 29 установки соединен с входом триггера 28 разрешения анализа, выход которого подключен к выходу блока 6 разрешения анализа.Устройство работает следующим образом, Мажоритарный блок 5 сравнения попарно сравнивает сигналы, поступающие с информационных выходов каналов 2, 3, 4, и при несравнении вырабатывает сигналы, поступающие с его выходов на первую группу входов блока 6 разрешения анализа и на входы блока 7 анализа. При нали ши сигнала разрешения анализа, формируемого блоком 6 и поступающего на соответствующий вход блока 7, последний блок, реализованный аппаратно или программно, производит анализ работоспособности каналов 2, 3, 4 по сигналам несравнения и сигналам отказа каналов 2, 3, 4,сформированным схемамп 9, 10, 11 контроля. По результатам анализа блок 7 вырабатывает сигналы, управляющие работой коммутатора 8, перестраивающегося на выдачу сигналов информационных выходов одного из каналов 2, 3, 4.В качестве коммутатора можно использовать, например, управляемый мажоритарный элемент.Сигнал на выходе блока 6 разрешения анализа формируется триггером 28, который устанавливается в единичное состояние элементом И 29 при наличии одного из сигналов несравнения, собираемых элементом ИЛИ 27, и срабатывания любого из элементов И 20 25, собираемых элементом ИЛИ 26. Каждый из трех выходов дешифратора 19 разрешает или запрещает в зависимости от потенциала его сигнала блокировку разрешения анализа результатов контроля одного из каналов 2, 3, 4. Один из элементов И 20 - 22 срабатывает при появлении сигналов несравнения на двух входах первой группы входов блока 6 и наличии разрешающего на соответствующем выходе дешифратора 19, один из элементов И 23 - 25 срабатывает при появлении сигнала отказа одного из каналов 2, 3, 4 на одном из входов второй группы входов блока 6 и наличии разрешающего потенциала на соответствующем выходе дешифратора 19. Сигналы на выходах дешифратора 19 формируются в соответствии с кодами регистров 15, 16. Коды регистров 15, 16 формируются схемами 12, 13, 14 управления каналов 2, 3, 4 с помощью мажоритарных элементов 17, 18.Повышение надежности работы устройства в изобретении достигается за счет зашиты от отказа одной из схем 9, 10, 11 контроля или отказа блока 5, приводящего к выдаче неправильного сигнала из его выходов. Для повышения надежности работы устройства в блок 6 вводятся элементы И 20 - 25, 29, элементы ИЛИ 26, 27, триггер 28 разрешения анализа и их входные, выходные и межэлементные связи.602946 Рл.Заказ 8545 Ти)аж 826 иалиаиоа Филиал ППП . Патеи 1, г. Уъговол, ъз. Проел-,иаа.При этом, в случае ложного формирования сигнала отказа канала одной из схем 9, 10, 11 контроля, разрешение анализа блоком 6 не формируется, так как отсутствуют сигналы несравнения и не срабатывают элементы ИЛИ 27 и элемент И 29. При ложном. формировании сигнала несравнения на одном из выходов блока 5 не срабатывает ни один из элементов И 20 - 25, так как отсутствуют второй сигнал несравнения и сигналы отказа каналов 2, 3, 4. При ложной невыдаче сигнала отказа канала одной из схем 9, 10, 11 контроля сигнал разрешения анализа формируется по сигналам блока 5, а при отказе блока 5, приводящем к ложной невыдаче сигнала несравнения на один из его выходов, сигнал разрешения анализа формируется по сигналам схем 9, 10, 11. 15 Расширение функциональных возможностей устройства достигается за счет поканальной блокировки сигнала разрешения анализа с помощью дешифратора 19, регистров 15, 16, мажоритарных элементов 17, 18, входных, выходных и межэлементных связей. При этом блокировка осуществляется при отказе блока 5 или схем 9, 10, 11 и при отказе каналов 2, 3, 4, Введение в блок 6 регистра 15 контролируемых секций позволяет различить в составе каналов 2, 3, 4 несколько секций, характерных тем, что информация каждой из них последовательно во времени поступает на информационные выходы каналов 2, 3, 4. С введением регистра 15 организовывается посекционная блокировка разрешения анализа.зо При наличии отказа в случае программной реализации блока 7 или больших временных затрат на анализ, последний достаточно осуществлять однократно, после чего инициатор анализа блокируется. При этом по сравнению с прототипом достигается экономия времени. Формула изобретения1. У стройство для переклкэчения каналов вычислительной системы по авт. св.383047, от.ичаюи,ееся тем, что, с целью повышения надежности и расширения функциональных воз можностей, в него введен блок разрешения анализа, первая, вторая и третья группы входов которого соединены соответственно с выходами мажоритарного блока сравнения, с контрольными выходами каналов и с управляющими выходами каналов, а выход подключен к соответствующему входу блока анализа.2. Устройство по п. 1, отличпющееся тем, что блок разрешения анализа содержит регистры контролируеых секций и блокировки контроля, мажоритарные элементы, триггер разрешения анализа, эл.менты ИЛИ, элементы И блокировки, установки, причем входы регистров контролируемых секций и блокировки контроля соединены через мажоритарные элементы с третьей группой входов блока, а выходы соединены соответственно с первым и ьторым входами дешифратора, выходы которого соединены с первыми входамя соответствующих первых и вторых элементов И блокировки, вторые и третьи входы первых элементов И блокиров-ки соединены с первой группой входов блока, вторые входы вторых элементов .И блокировки соединены со второй группой входов блока,выходы первых и вторых элементов И блокировки соединены через первый элемент ИЛИ с первым входом элемента И установки, второй вход которого соединен через второй элемент И;1 И с первой группой входов блока, а выход соединен с входом триггера разрешения анализа, выход которого подключен к выходу блока.Источники информации, принятые во внимание при экспертизе:1. Авторское свидетельство СССР383047, кл. б 06 Г 9/00, 1971.