Преобразователь кодов

(51) Н 03 М 7/3 техВинницкотабаков о ССС976,СССР1980,. ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТИРЦТИНПРИ ГНИТ СССР(71) Специальное конструктонологицеское бюро "Модульнго политехницеского институ(57) Изобретение относится. к вынислительнай. технике и позволяет расширить область применения преобразователя кодов путем преобразования кода фибоначчив код "золотой"-1 пропорции, Преобразователь кодов содержит сдвигающие регистры 1 и 3, накапливающий сумматор 2, блок 4 управления, блок 7 маскирования и э мент ИЛИ 8 с соответствующими связя ми. Кодовые эквиваленты формируются согласно таблице кодовых.эквивалентов путем сдвига старшего кодового эквивалента в сторону младших разрядов и маскирования при этом соответствующих разрядов, 1 з.п, ф-лы, 3 ил, 1 табл.Блок ч управления является микропрограммным блоком управления.Сдвигающие регистры 1 и 3 имеют разрядность соответственно п и 2 п (празрядность аргумента), тактовые входы С, входы Ч разрешения сдвига, входы РР параллельной записи, входы И,последовательной записи и выходыразрядов,Накапливающий сумматор 2 имеетразрядность 2 п, является сумматоромкодов золотой"-1 пропорции, его 50 55 Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях, работающих в фибоначчиевойили "золотой" рсистемах счисления.Цель изобретения - расширениеобласти применения путем преобразования кода фибоначчив код "золотой"-1 пропорции,10На фиг, изображена схема преобразователя кодов; на фиг.2 - схемаблока маскирования; на фиг.3 - диаграмма алгоритма работы преобразователя кодов. 15Преобразователь (фиг.1) содержитпервый сдвигающий регистр 1, накапливающий сумматор 2, второй сдвигающий регистр 3, блок 1 управления,вход 5 аргумента преобразователя, выход 6 результата преобразователя,блок 7 маскирования, элемент ИЛИ 8,вход 9 начальной установки преобразователя, вход 10 запуска преобразователя, тактовый вход 11 преобразователя, выход 12 готовности преобразователя, вход 13 нулевого потенциалапреобразователя, вход 14 константыпреобразователя.Блок 7 маскирования (Фиг.2) содер- ЗОжит сдвигающий регистр 15, триггер16, группу элементов И 17, группуэлементов ИЛИ 18, преобразователь19 унитарного кода в единичный код,вход 20.единичного потенциала преобразователя,В диаграмме алгоритма (Фиг,3)использованы следующие обозначения:КТ, БТ, РТ - соответственно входыначальной установки, запуска и тактового блока 1 управления; Ч 1, С 1,72, С 2, Р 2 - соответственно с первого по пятый выходы блока Ч управления; О, К 1, Р - соответственно спервого по третий входы условия блока ч управления.1(и+1)-й разряд имеет единичный вес,Накапливающий сумматор 2 можетбыть выполнен, например, на основепараллельных сумматоров кодов Фибоначчи и имеет вход К сброса, тактовый вход С, вход 1 разрешения, информационный вход П, выход 0 суммыи выход Р признака окончания суммирования.На вход ч преобразователя поступает значение Е кодового эквивалента веса старшего разряда аргументаМ, Блок 7 маскирования имеет информационный вход Л, выход , тактовыйвход С, вход сброса К и вход Ч задания режима.Разрядность сдвигающего регистра15 (фиг.2) равна п/2, Разрядностьпреобразователя 19 унитарного кодав единичный код равна и/2. В группах элементов И 17 и ИЛИ 18 - соответственно и и и/2 элементов,Принцип работы преобразователякодов основан на последовательномформировании кодовых эквивалентоввесов разрядов входа аргумента устройства, синхронного определениязначности разрядов кода аргумента исуммирования соответствующих кодовыхэквивалентов на накапливающем сумматоре, Причем исходным кодовымэквивалентом является кодовый эквивалент старшего разряда входа аргумента устройства. Последующие кодовыеэквиваленты формируются путем сдвигаисходного кодового эквивалента иего соответствующего маскирования дополучения требуемого значения в соо+ветствии с таблицей соответствиявходный и выходных кодов преобразователя, в которой К - показатель степени веса соответствующего разрядаК в коде "золотой"-1 пропорции(1) - вес 1-го разряда кода Фибоначчи. Производится маскированиенулями, только разрядов с отрицательными степенями Ы , при этом в кодовых эквивалентах четных разрядоввходного кода (1) производится установка разряда сс кодового эквивалента в единичное состояние, если- (1+1зд кончилос ь нд 0 разрядеПреобра зова тель (Фиг. 1) работаетследующим образом.Установка исходного состоянияосуществляется по входу 9 одиночнымимпульсом (ОИ) положительной полярности КТ ОИ (фиг,3). При этом блок5 154 управления устанавливается в исходное состояние (вершина 1, 2), накапливающий сумматор 2 и регистр 15 блока 7 маскирования обнуляются.При поступлении на вход БТ одиночного импульса (ОИ) положительнойполярности блок 4 управления вырабатывает одиночный импульс (ОИ) по входу С 1, по которому осуществляетсязапись преобразуемого кода Х в ре;,гистр 1 и кодового эквивалента в регистр 3 (вершина 4), На следующемтакте блок .4 управления вырабатываетсигнал Ч 1=1 и переходит к анализусигнала Р (признак равенства нулюрегистра 1 (вершина 5, 6. Если Р=0,(вершина 7) и переходит в режим ожидания сигнала ЯТ (вершина 3),Если Р=1, то блок 4 управления анализирует сигнал Я (старший разрядрегистра 1), при Я=О блок 4 управления вырабатывает одиночный импульсС 1=0 И (вершина 12), по которому осуществляется сдвиг в регистре 1 в сторону старших разрядов, а в регистре 3 "в сторону младших разрядов.Сигнал Ч 1=1 снимает блокировкус триггера 16 блока 7 маскированияи одновременно со сдвигом информациив регистрах 1 и 3 происходит сдвигинФормации в регистре 15 в сторонустарших разрядов. В дальнейшем сдвигинформации в регистре 15 происходитпо каждому второму импульму С 1=0 И,При Я= по сигналу блока 4 управления С 2=0 И (вершина 9) происходитзапись в сумматор 2 содержимого регистра 3,промаскированного в блоке7 маскирования, а по сигналам Ч 2=1,С 2=0 И (вершина 10) - выполнение операции суммирования в сумматоре 2,после чего блок 4 управления анали"- зирует сигнал Р - конец суммирования.Если Р 1=0 (процесс суммирования незакончен), блок 4 управления повторно вырабатывает сигналы Ч 2=1, С 2=0 И(вершина 10), Если Р=1, блок 4 управления осуществляет сдвиг в регистрах1, 2, 15 по сигналам Ч 1=1, С 1=0 И(вершина 12). Преобразование осуществляется до тех пор, пока сигнал Рне станет равным нулю - проанализированы все значащие разряды аргумента (вершина 6).Блок 7 маскирования работает следующим образом (Фиг.2).52380 разователя 19 унитарного кода в единичный код в кодовых эквивалентах снечетным порядковым номером в таблице накладывается на логическую еди 50 ницу, имеющуюся в соответствующем разряде регистра 3, и не искажает данный кодовый эквивалент. В кодовых эквивалентах с четным,порядковым йомером согласно таблицев группе эквивалентов ИЛИ 18 преобВ результате начальной установкиустройства регистр 15 обнуляется ина его инверсных выходах устанавливается и/2-разрядный унитарный код.На время параллельной записи кодового эквивалента 2 в регистр 3 ипреобразуемого кода Х в регистр 1управляющий сигнал Ч 1=0 блокирует10 триггер 16 в нулевом состоянии, та-ким образом сохраняя единичное состояние разрядов выхода регистра 15.Поэтому кодовый эквивалент весастаршего разряда информационного15 входа устройства не маскируется,а логическая единица, Формируемаяпреобразователем 19 унитарного кодав единичный код в его младшем разряле, суммируется по ИЛИ с имеющей 20 ся логической единицей в разряде кодового эквивалента и не искажаетпоследний,При появлении сигнала блока 4 управления Ч 1=1 разрешается счет триг 25 геру.6, по первому (в дальнейшемпо каждому нечетному) импульсу С 1==ОИ производится сдвиг информациив регистре 15.При подаче на вход последовательЗ 0 ной записи Р 1. регистра 15 логическойединицы при сдвиге в сторону старшихразрядов в младшие разряды его инверсного выхода выдвигаются нули,которые в группе элементов И 17 маскируют пары соответствующих младшихразрядов кодового эквивалента.Например, приФормировании кодовых эквивалентов "15", "14" иэ старшего кодового эквивалента "16" сог 40 ласно таблице маскируются разрядыи о , что и выполняется за-б -45счет записи первого нуля в младщийразряд регистра 15 по первому импульсу С 1=ОИ после появления Ч 1=1.4 Б Третий импульс С 1=0 И обеспечит маскирование разрядов ос , пятый - разрядов юЫ,и т.д,Значащая единица на выходе преоб 1552380разователь 9 добавляет требуемуюлогическую единицу в соответствующемразряде,Например, в кодовом эквивалентен 14 н граница маскирования находит - 14ся между разрядами юЕ и о ипреобразователь 19 Формирует логи - 1 фческую единицу в разряде М, а вкодовом эквиваленте "12" - в разрядае ь.Формула изобретения1. Преобразователь кодов, содержащий первый и второй сдвигающиерегистры, накапливающий сумматор,блок управления и блок маскирования,причем входы начальной установки изапуска преобразователя, тактовыйвход преобразователя соединены ссоответствующими входами блока управ.пения, первый и второй выходы котоРого соединены соответственно с входом задания режима и с тактовым входом блока маскирования, выходы разРядов которого соединены соответствен но с входами младших разрядов информационного входа накапливающего сумматора, выход старшего разряда первого сдвигающего регистра соединенс первым входом условия блока управ- З 0ления, о т л и ч а ю щ и й с я тем,что, с целью расширения области применения путем преобразования кодафибоначчив код "золотой"-1 пропорции, он содержит элемент ИЛИ,причем первый выход блока управлениясоединен с входами разрешения сдвига первого и второго сдвигающих регистров, тактовые входы которыхобъединены и соединены с вторым выходом блока управления, третий ичетвертый выходы которого соединеныс входом разрешения и с тактовым входом накапливающего сумматора соответственно, выход суммы и выход признака окончания суммирования которогосоединены соответственно с выходомрезультата преобразователя и с вторым входом условия блока управления,пятый выход которого является выходом готовности преобразователя, входначальной установки которого соеди-нен с входами сброса накапливающегосумматора и блока маскирования, входы разрядов информационного входа, Которого соединены соответственнос выходами. младших разрядов второгосдвигающего регистра, выходы старшихразрядов которых соединены соответственно с входами старших разрядовинформационного входа накапливающего сумматора, вход аргумента преобразователя соединен с входом параллельной записи первого сдвигающегорегистра, выходы разрядов которогосоединены с соответствующими входами элемента ИЛИ, выход которого соединен с третьим входом условия блока управления, вход константы преобразователя соединен с входом параллельной записи второго сдвигающегорегистра, вход последовательной записи которого соединен с входом последовательной записи первого сдвигающего регистра и с входом нулевого потенциала преобразователя,2, Преобразователь по п.1, о тл и ч а ю щ и й с я тем, что блокмаскирования содержит сдвигающийрегистр, триггер, группу элементовИ, преобразователь унитарного кодав единичный код и группу элементовИЛИ, причем тактовый вход и вход задания режима блока маскирования соединены соответственно со счетнымвходом и инверсным входом установки в 0" триггера, выход которогосоединен с тактовым входом сдвигающего регистра, вход последовательнойзаписи и вход сброса которого соединены соответственно с входом единичного потенциала преобразователя и свходом сброса блока маскирования,входы разрядов информационного входакоторого соединены с первыми входамиэлементов И группы, инверсные выходы разрядов сдвигающего регистра соединены соответственно с входами старших, разрядов преобразователя унитарного кода в единичный код, вход младщего разряда которого соединен с входом нулевого потенциала преобразователя, инверсный выход 1 - го (=1,и/2, п - разрядность аргумента)разряда сдвигающего регистра соединен с вторыми входами (2-1)-го и2-го элементов И группы, выходычетных элементов И группы и выходыразрядов преобразователя унитарногокода в единичный код соединены соответственно с первыми и вторыми входами соответствующих элементов ИЛИгруппы, выходы которых и выходы нечетных элементов И группы являются соответственно выходами четных и нечетных разрядов выхода блока маскирования,1552380 Редактор А.Иоты Кор ор Н.Коро изводственно-издательский комбинат Патент, г. Ужгород, ул, Гагарина,1 Составитель А.Клюев Техред Л,Сердюкова аз 311 Тираж 657ИПИ Государственного комитета по изобретениям113035, Иосква, И, Рауаская на