Устройство для распределения заданий процессорам

(21) (22) (46) ивых ми юл, Н 6кин, Д,В,В,С, Харч8,8)видетельс06 Г 9/4идетельств06 Р 9/4ДЛЯ РАСПРРАИ ь менеДмитровенко асти при блок ре элеме во ССС 1983 СССР 1985 ДЕЛЕНИЯэлеменм каналлемент И равнее введен репиенной дост вычи рени од ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕК АВТОРСКОМУ СВИ 4412458/2418,04.8815,02.90. Б(54) УСТРОЙСТВОЗАДАНИЙ ПРОЦЕССО(57) Изобретение относит Изобретение относится к вычислительной технике и может быть .использовано в отказоустойчивых многопроцессорных системах для распределениязадач между процессорами.Цель изобретения - расши еобласти применения,На фиг.1 и 2 приведена функциональная схема устройства; на фиг,З -функциональная схема блока регистров,Устройство для распределения заданий процессорам содержит блок 1 регистров, коммутатор 2, блок 3 элементов ИЛИ, элемент ИЛИ-НЕ 4, элементИЛИ 5, элемент И-НЕ 6, элемент И 7 иканалы, а в каждом канале не. входящиев состав устройства первый и второйпроцессоры 8; каждый канал содержитэлемент 9 сравнения и регистр 10,триггер 11 и элементы И 13 и 14,элементы НЕ 15, элементы И 16-18, элементы ИЛИ 19 и 20, информационныйвх 21 устройства, вход 22 режима лительнои технике и мож пользовано в отказоусто ропроцессорных системах ретения - расширение об ния, Устройство содержи ров, блок элементов ИЛИ элемент И-НЕ, элемент И НЕ, коммутатор, а в кажд два триггера, два блока восемь элементов И, элем ния, регистр, два элемен новибратор. В устройств жим решения задач с повь верностью. 3 ил. устройства, входы 23 и 24 синхронизации устройства, группу входа 25 бло- (ка 1 регистров, управляющий вход 26блока 1 регистров, синхронизирующие Двходы 27 и 28 блока 1 регистров, группу информационных выходов 29 блока(,Прегистров, информационные выходы 30 рфЬустройства, сигнальные выходы 31 уст- ффройства, информационные выходы 32 фустройства, группу выходов 33 регистров 10, группы кодовых входов 34 уст- р,ройства, сигнальные входы 35 устройства, сигнальный выход 36 блока 1 регистров, выходы 37 прерывания устройства, одновибратор 38Блок 1 регистров (фиг,З) содержитканалы и в каждом канале регистр 39, Ъфблок 40 элементов И, элемент ИЛИ 41,элемент ИЛИ 42, элемент И 43, а также содержит триггер 44, элемент И 45,элемент И 46, блок элементов И 47.Устройство работает следующимобразом,В начальном состоянии блок 1 регистров обнулен, в каждом каналетриггеры 11 и регистр 10 обнулены(цепи установки в исходное не показаны),Коды задач поступают в блок 1 регистров и с его выхода 29 на информационные входы блоков 12.Далее устройство может работатьв двух режимах: в режиме повышеннойпроизводительности; в режиме повышенной достоверности решения задач.Рассмотрим работу устройства впервом режиме.В этом режиме каждый процессоррешает свою задачу. На входе 22 режима нулевой сигнал. Задача, пришедшая первой, с выхода 2) блока 1 ре,гистров поступит для решения в процессор 8,1. Произойдет это следующимобразом. Так как все триггеры 1 каналов в нулевом состоянии, то все элементы И 13 будут закрыты нулевым сигналом с выхода элемента И 181. Элемент И 13,1.2 будет закрыт нулевымсигналом с выхода элемента ИЛИ 20,1,Поэтому единичный сигнал будет только на выходе элемента Р 13,1.1. Этотсигнал разрешит поступление кода задачи через блок 12,1,1 в процессор8,1,1 для обслуживания, Очереднойсинхроимпульс с входа 23 пройдет через открытый элемент И 7 и поступитна С-входы всех триггеров 11,1,1,11.2,2-11,п,1, 11,п.2, но в единичноесостояние установится только. триггер11.1,1, так как только на его информационном входе присутствует единичный Осигнал. Так как триггер 11,1, установился в единичное состояние то наего инверсном выходе появляется нулевой сигнал, который, действуя наинверсный вход элемента ИЛИ 20,1, 45открывает элемент И 13.1.2, Единичный сигнал с выхода этого элементаразрешит поступление ксда следующейзадачи в процессор 8,1,2 так, как этоописано, После поступления кода:второй задачи во второй процессор 8,12триггер 11,1,2 переключится в единичное состояние, на выходе элемента И18,1 появится единичный сигнал, который откроет элементы И 13,2.1-13,2.2.Код следующей задачи поступит в про 55цессор 8,2 и т.д. Если в устройстве нет свободных процессоров, тона выходе элемента И-НЕ б появится нулевой сигнал, которьй запретит блоку 1 регистров выдавать задачи для распределения. Все вновь поступившие задачи будут храниться в блоке 1 регистров, ожидая освобождения процессоров,Если один из процессоров решил задачу, то он выставляет единичный сигнал на соответствующем выходе 35. Так как на входе 22 режима присутствует сигнал "0", то на выходе соответствующего элемента И-НЕ 15 будет единичный сигнал. Поэтому очередной синхроимпульс с входа 24 прой"дет через открытый элемент И 14 насброс соответствующего триггера 11, а также в соответствующий процессор 8,2 для установки его в исходное состояние, На выходе соответствуюшего элемента И 18 появится нулевой сигнал, а на выходе элемента И-НЕ 6 -единичный. Блок 1 регистров выдаст очередную задачу для решения в соответствующий процессор 8. Рассмотрим работу устройства врежиме повышенной достоверности решения задач,К определенному типу задач предъявляются повышенные требования по достоверности их решения, поэтому чтобыисключить выдачу ложного результатав случае отказа или сбоя процессорапри решении задачи, задача решаетсяв двух процессорах одновременно, после чего результаты решения сравниваются и принимается решение, В этомрежиме устройство Функционирует следующим образом,На входе 22 режима присутствуетединичный сигнал, который через элементы ИЛИ 20 разрешает., чтобы одназадача одновременно поступила в двапроцессора за счет того, что элементИ 13.2 открывается вместе с элементомИ 13.1,Процесс. поступления задачи в процессоры 8 и установка триггеров 11 .в единичное состояние аналогичен .первому режиму работы устройства. От"личие состоит в том, что код задачи с выхода 30,2 блока элементовИ 12,2 запишется в регистр 10, Записьпроизойдет по заднему Фронту сигналас выхода элемента И 13,2,Далее задача решается в процессорах и по окончании ее решения возможны два случая: коды результатов реше34 Р 4 6 5 154ния задачи с выходов 34, и 34,2 совпадают, т.е, задача решена верно; коды результатов решения задачи с выходов 34.1 и 34,2 не совпадают, т.е.задача решена неверно одним или двумяпроцессорами,В первом случае на выходе элемен/та 9 сравнения по окончании решениязадачи будет нулевой сигнал. Поэтому на выходе элемента И-НЕ 15 будетединичный сигнал, Следовательно, элементы И 14,1 и 14.2 будут открытыи синхронизирующий сигнал с входа 24пройдет через элементы И 14, и14.2 и установит триггеры 11 в нулевое положение,Бо втором случае элемент 9 сравнения по окончании решения задачи выдает единичный сигнал. На выходеэлемента И-НЕ 15 будет нулевой сигнал, который закроет элементы И 14.Следовательно, сигналы сброса непройдут на выходе этих элементов, апоэтому данный сигнал на время проверки процессоров будет выведен изконфигурации устройства. Единичныйсигнал с выхода элемента И-НЕ 15 через элемент И 16 поступает на соответствующий управляющий вход коммутатора 2. В результате код невернойзадачи поступает на вход блокасцелью ее повторного распределения ирешения на другой паре процессоров.Код задачи поступит на выход коммутатора 2, если нет кода задачи на входе21 устройства, о чем свидетельствуетединичный сигнал на выходе элементаИЛИ-НЕ 4. После того, как код задачизапишется в блок 1 регистров, по очередному импульсу с входа 24 произойдет обнуление регистра 10Если после контроля процессоровокажется, что в одном или обоих процессорах произошел сбой, .то для ввода их в конфигурацию устройства необходимо дать сигналы готовности навыходы 35. Зти сигналы, пройдя черезэлементы И 14, установят соответству"ющие триггеры 11 в нулевое состояниепосле чего данная пара процессоров готова принять очередную зацачу,5 1 О 15 20 25 30 35 40 45 50 55 Формула изобретенияУстройство для.распределения за" даний процессорам, содержащее. блок регистров, блок элементов ИЛИ, элемент ИЛИ, элемент И-НЕ, элемент И, каналы и в каждом канале первый и второй триггеры, первый и второйблоки элементов И, первый и второйэлементы И, причем сигнальный выходблока регистров подключен к первомувходу элемента И, первый вход синхронизации устройства подключен к второму входу элемента И, выход элементаИ-НЕ подключен к третьему входу элемента И, в каждом канале инверсныевыходы первого и второго триггероВподключены к первым входам первогои второго элементов И соответственно, о т л и ч а ю щ е е с я тем, чтос целью расширения области применения, в устройство дополнительно введены элемент ИЛИ-НЕ, коммутатор, вкаждый канал - элемент сравнения, регистр, третий, четвертый, пятый, шестой, седьмой и восьмой элементы И,первый и второй элементы ИЛИ, одновибратор, причем в каждом канале пря.мые выходы первого и второго триггеров подключены к первому и второмувходам третьего элемента И своегоканала, выход которого подк.почен к .соответствующим входам первых и вторых элементов И каналов с большимпорядковым номером и к соответветст- .вующему входу элемента И-НЕ, выходкоторого подключен к управляющемувходу блока регистров, группа информационных выходов которого подключена к группам информационных входовпервого и второго блоков элементовИ всех каналов, выходы блоков элементов И каналов являются информационны"ными выходами устройства, выход элемента И подключен к тактовым входампервого и второго триггеров всех каналов, выходы первого и второго элементов И каждого канала подключенык установочным входам первого и второго триггеров своего канала соответственно, в каждом канале выход второгоэлемента И подключен к синхронизирую"щему входу регистра своего канала,выходы которого подключены к соответствующей группе информационных входов коммутатора и к входам первогоэлемента ИЛИ своего канала в каждомканале инверсный выход первого триггера подключен к инверсному выходу второго элемента ИЛИ своего. канала, выход которого подключен к соответствующему входу второго элемента И своегоканала, в каждом канале выходы первого и второго элементов И подключенык управляющим входам первого и второ 1543404го блоков элементов И, а также являются сигнальными выходами устройства,группы кодовых входов устройства под.ключены к первой и второй группамвьходов элемента сравнения, выходкоторого подключен к первому входуИ-НЕ своего канала, выход элементаИ"НЕ в каждом канале подключен к первым входам четвертого и пятого и кииверсному входу шестого элементов ИсВоего канала, выходы четвертого и пятого элементов И каждого канала подключены к входам сброса первого ивторого триггеров своего канала выхо ды второго блока элементов И каналаподключены к информационным входамрегистра своего канала, в каждом канале сигнальные входы устройства подключены к вторым входам четвертого и 20пятого элементов И своего каналасоответственно, выход первого элемента ИЛИ в каждом канале подключен кпрямому входу шестого элемента И своеГо канала, выход которого подключен 25к соответствующему управляющему вход коммутатора, к первому входу седьмЬго элемента И и к инверсным входамвосьмых элементов И каналов с большим порядковым номером, выход седьмо го элемента И в каждом канале черезодновибратор подключен к входу сброса регистра своего канала, информационные выходы коммутатора подключенык первой группе входов блока элементов ИЛИ и к входам элемента ИЛИ, выходкоторого подключен к вторым входамседьмых элементов И всех каналов,группа информационных входов устройства подключена к второй группе блокаэлементов ИЛИ и к входам элементаИЛИ-НЕ, выход которого подключен к соответствующим управляющим входам ком"мутатора, выход блока элементов ИЛИподключен к группе информационныхвходов блока регистров, вход режимаустройства подключен к прямым входамвторых элементов ИЛИ каналов и к вторым входам элементов И-НЕ всех каналов, первый синхронизирующий входустройства подключен к первому синхронизирующему входу блока регистров,второй синхронизирующий вход устройства подключен к второму синхронизирую"щему входу блока регистров, к третьимвходам четвертого, пятого и седьмогоэлементов И всех каналов. выходы элементов И-НЕ каналов являются выходамипрерывания устройства.543404 Составитель М. КудряшовТехред Л. Олийнык Корректор И, Куск редактор рупкина Подписно За НТ С о Производственно-издательский комбинат "Патент", г, Ужгород, ул. Гагарина, 101 Тираж твенного комит 113035 у Москвта по изобретениям и открытиям п Ж, Раушская наб., д, 4/5