Генератор импульсов ступенчатой формы

Изобретение относится к импульсной технике и может быть использоиано в радиолокации для формированияуправляющих напряжений.Целью изобретения является повыШение быстродействия устройства приодновременном расширении функциональных возможностей,На фиг.1 приведена структурнаясхема устройства; на фиг.2 - струкурная схема блока памяти; на фиг,3 -ременные диаграммы,Генератор содержит генератор 1актовых импульсов, с первого по К-й 15локи 2..2.К ключей, с первой по-ю резистивные матрицы 3,1,3.К,Операционный усилитель 4, регистр 5Мисла, шину 6 опорного напряжения,первого по К-й блоки 7,17.К 20памяти, шину 8 установки "0" и выходную шину 9.Входы сброса всех блоков 7.17.Ксоединены с шиной,8, основные входы -с выходом генератора 1, знаковые 25Входы в .со знаковыми выходами регистра 5. Управляющий вход каждого блока7.1 соединен с соответствующим выходом регистра 5, а выход - черезблок 2.1 и резистивную матрицу 3. - 30С соответствующим входом операционйого усилителя, выход которого соединен с выходной шиной 9. Входы опорного напряжения всех блоков 2.1,.2.Ксоединены с шиной 6.35Каждый блок 7 (фиг.2) содержит спервого по Б-й элементы 10,110.Бпамяти, с первого по Н й суммирующиеЭлементы И 11.111.Х,. с первого поН-й вычитающие элементы И 2.1.,12.Я,с первого по Н-й элементы ИЛИ 3. 113.И, триггер 14, с первого по девятый элементы И 15-23 и (0+1)-й элейент ИЛИ 24.Прямые выходы элементов 10.110,И 4Образуют разряды выхода блока 7 и сое 1 инены кроме элемента 0,0, с первыми входами суммирующих элементов Иследующего разряда. Инверсные выходы50Элементов 10.110.Б соединены чеРез суммирующие элементы И 11,1,.11.Нтого жеразряда сосвоим же единичным .входом и, кроме элемента 10.1, черезФычитающий элемент И 12.112.Н- снулевым входом предыдущего элемента5510.110.0-1Вторые входы элементов ИЛИ 13.1 З.Х объединены и обРазуют вход сброса блока 7. Прямойвыход первого 0.1 и инверсный выход Я-го 1 О.И элементов соединены с первым и вторым входами первого элемента И 15, Инверсный вьиод первого1 О. и прямой выход И-го 10.1 элементов соединены с первым и вторымвходами второго элемента И 16. Выходы первого 15 и второго 16 элементов И соединены с первыми входамитретьего 17 и четвертого 18 элементов И, вторые входы которых являютсязнаковыми входами блока 7, а выходысоединены с единичным и нулевымвходами триггера 14, прямой и инверсный выходы которого соединены с первыми входами соответственно пятого19 и шестого 20 элементов И, вторыевходы которых объединены и соединеныс синхронизирующими входами всехэлементов 10.1 О.М памяти и вьиодом седьмого элемента И 21, первыйи второй входы которого являютсясоответственно тактовым и управляющим входами блока . Первые входывосьмого 22 и девятого 23 элементовИ соединены соответственно с прямыми инверсным выходами Н-го элемента,10.Н, вторые входы объединены исоединены с инверсным выходом триггера 14, а выходы соединены с входа-.ми (И+1)-го элемента ИЛИ 24, выходкоторого соединен с первым входомИ-го вычитающего элемента И 12.Выход пятого элемента И 19 соединенс вторым входом первого суммирующегоэлемента И 11.1 и третьими входамиостальных суммирующих элементов И11.21.Н. Вьиод шестого элементаИ 20 соединен с вторыми входами вы.читающих элементов И 12.112.Я,Каждая из К резистивных матриц 3.13,К представляет собой набор из Н резисторов, Номинал резисторов первой матрицы 3.1, например, соответствует К, номинал резисторов второй матрицы - 2 К и так далее, или номинал резисторов первой Матрицы 3.1 соответствует К, а номиналы нагрузочных резисторов в других разрядах отличаются на величину, кратную основанию выбранной системы счисления. Количество разрядов регистра 5 и количество элементов памяти в блоках 7, а также номиналы резисторов резистивных матриц 3 определяются диапазоном изменения величины выходного сигнала и требуемой точностью представления напряженияз 142 в аналоговой форме (ступенчатого на пряжения).Генератор работает следующим образом.Генератор обеспечивает работу в двух режимах: управления и генерации. Перед началом работы все триггеры в блоках. 7 и регистре 5 обнуляются. Процессы рассматриваем, используя положительную логику, когда более высокому уровню соответствует логическая единица. В исходном состоянии в регистр 5 записывается информация в двоичном коде. В режиме управления команда "Сложение" или Вычитание" формируется по признакам знаковых разрядов регистра 5, которые передаются на вторые входы элементов И 17 и 18, При формировании команды "Сложение" (это соответствует коду знаковых разрядов 10 ) высокий логичес- кий уровень прикладывается к второму входу элемента И 17. Все элементы 10.110 Л находятся в нулевом состоянии, поэтому к входам элемента И 15 прикладывается высокий уровень. Выходной сигнал элемента И 15 ( высокий логический уровень) воздействует на первый вход элемента И 17, на выходе которого также формируется высокий логический уровень, который, воздействуя на единичный вход триггера 14, устанавливает последний в единичное состояние, разрешающее напряжение прикладывается по первому входу к элементу И 19. Если в данном х-м разряде регистра 5 записана единица, то высокий уровень прикладывается к второму входу первого элемента И 21, Первый импульс генератора 1 (фиг. За) поступает через элементы И 21 и 19 и воздействует на один из входов элементов И 11.1-.11 Л. Этот импульс проходит только через элемент И 11.1 остальные, ука-: занные элементы И закрыты низким уровнем с прямого выхода предыдущего элемента памяти и устанавливает первый элемент 10.1 в единичное состояние. На синхронизирующий вход элементов 10.110 Л при этом поступают импульсы генератора 1 с выхода элемента И 21, Высокий уровень с прямого выхода элемента 10.1 воздействует на управляющий вход соответствующего ключа блока 2, на второй вход которого подается напряжение с шины 6. При этом на соответствующем 9303 4 резисторе резистняной матрицы 3.1,ормируется ступенька напряжения.Высокий уровень с прямого выхода элемента 1 0.1 воздействует на один пзвходов элемента И 11.2,при этомвторой импульс генератора 1 обеспечивает переключение только второгоэлемента 10.2 в единичное состояние,в результате формируется вторая ступенька нарастающего ступенчатого напряжения (фиг. Зб), Третий импульсгенератора 1 устанавливает в единичное состояние следующий элемент 10.3памяти, Б-й импульс генератора 1элемент 10 Л в единичное состояние,Таким образом, все элементы памятирассматриваемого блока 7.1 находятсяв единичном состоянии, Аналогичнымобразом происходят процессы в другихблоках 7 при условии, когда к панному блоку 7 с регистра 5 прикладывается высокий уровень. Отличие заклю";чается в том, что амплитуда ступенек 25 формируется в -й резистивной матрице в соответствии с номиналами резисторов данной матрицы (фиг. 3, Ь,1 иЬ), Если к 1-му блоку 7.1 с регистра5 прикладывается низкий уровень, то ЗО данный 1-й блок 7.1 не принимаетучастия в работе устройства. Объединенные выходы резисторов резистивныхматриц 3,13.К подключены к входамоперационного усилителя 4, на выходе35которого формируется результирующеевозрастающее напряжение ступенчатойформы.В режиме управления при формировании команды "Вычитание" 1 это соответствует коду знаковых разрядов 01)высокий логический уровень прикладывается к второму входу элементаИ 18, Все элементы 10.1.,10,11 находятся в единичном состоянии, высокий 4 логический уровень прикладываемся к 45элементу И 16, выходной высокий уровень которого воздействует на первыйвход элемента И 18, высокий уровеньс выхода которого устанавливает триггер 14 в нулевое состояние, и раз 50решающее напряжсние с его инверсноговыхода прикладывается к одному извходов элементов И 20, 22 и 23. Высокий уровень с прямого выхода элемента 10 Л воздействует через элементыИ 22 и ИЛИ 24 на один из входов эле"мента И 12 Л. Импульс генератора 1через элементы И 21 и 20 воздействуетна элементы И 12.112 Л и обеспе 5 14чивает переключение через элементыИ 12.М и ИЛИ 13.И только одного элемента 10.И в.нулевое состояние.Очередной импульс генератора 1 переключает следующий элемент 10,0-1йамяти в нулевое состояние и такдалее после И-го импульса генератора 1 переключается в нулевое состояние элемент 10.1, а все элементыпамяти блока 7.1 находятся в нулевомсостоянии. Аналогично по команде "Вычитание" происходят процессы и в друих блоках 7.17.К при наличиидцницы в соответствующем разрядерегистра 5. В итоге на выходе операционного усилителя 4 формируетсярезультирующее убывающее напряжениеступенчатой формы (фиг, 36). Длительность ступеньки в данном случае опре-деляется периодом следования импульсов генератора 1.Рассмотрим режим генерации. В этомежиме в знаковых разрядах регистразаписывается код 11 и к вторым входам логических элементов И 17 и 18прикладывается высокий логическийуровень. Импульсом сброса все элементы 10,110.И в блоках 7,17.Кобнуляются, а в регистр 5 записывает(я определенный двоичный код. Высокиеуровни с инверсных выходов элементов10.1 и 1 О.И, воздействуя на элементыИ 15 и 17,-обеспечивают переключениечриггеров 14 в единичное состояние. При наличии единицы выооного уровняв данном разряде регистра 5 в рассматриваемый блок 7.х каждым импульсом генератора 1 обеспечивается поачередное установление элементов памяти в единичное состояние, начиная с элемента 10.1. Когда Б-й элемент 10.0 Н-м импульсом генератора 1 уста" иавливается в единичное состояние, высокие уровни прямых выходов элементов 10.1 и 1 О.Ю через элементы И 16 И 18 осуществляют переключение триггера .14 в нулевое состояние. При этом поочередно, начиная с элемента 10.И устанавливаются под воздействием импульсов генератора 1 в нулевое состояние все элементы 10.110.И, Дуралее процессы повторяются, формируется нарастающее напряжение, .затем убывающее ступенчатое напряжение и т.д, Изменяя двоичный код в регистре 5, можно в широких пределах изменять величину ступеньки фиг. Зв, Ь и Ь 4) что расширяет функциональные возмож 29303 что, с целью повыщения быстродействия устройства при одновременном расширении функциональных возможностей, в 5 10 15 20 25 ности. Форма выходного напряжения в режиме генерации отличается от формы выходного напряжения в режиме управления отсутствием верхнего пьедестала. На фиг.3 условно изображено только семь ступенек. установление многоразрядного двоичного кода в регистр 5 происходит, например, с выходного устройства ЭВМ либо с помощью панели набора параметров.Известные устройства осуществляют преобразование кода в аналоговое напряжение, а двоичный код получают путем вычислений в накопительных эле" ментах, например счетчиках, сумматорах. Одним из недостатков указаннх устройств является то, что быстродействие ограничено временем переходных процессов, протекающих при вычислениях. В предлагаемом устройстве в блоках 7 переносы из младших разрядов в старшие отсутствуют, благодаря чему быстродействие вышее,Формула изобретения 1. Генератор импульсов ступенчатой формы, содержащий генератор тактовьех импульсов, первый и второй блоки ключей, входы опорного напряжения ксторых соединены с шиной опорного напряжения, а выходы соответственно через первую и вторую резистивные матрицы подключены к первому и второму входам операционного у силителя, выход которого соединен с выходной шиной, о т л и ч а ю щ и й с я тем,него введены с третьего по К-й блоки ключей, с третьей по К-ю резистивные матрицы, с первого по К-й блоки памяти и регистр числа, каждый из знаковых выходов которого подключен к знаковому входу соответствующего блока памяти, а выход каждого разряда соединен с управляющим входом соответствующего блока памяти, вы- . ход каждого третьего по К-й блока памяти через последовательно включенные соответствующий блок ключей и резистивную матрицу подключены к соответствующему входу операционного усилителя, выходы первого и второго блоков памяти соединены с входами пер вого и второго блоков ключей соответственно, причем входы опорного на1429303 дыхУ ВИХ. Х(У Ю) Уиа 2пряжения с третьего по К-й блоков ключей соединены с шиной опорного напряжения, а выход генератора тактовых импульсов подключен к так.овым1входам всех блоков памяти, входы сброса которых соединены с шиной установки "О". 2. Генератор по , п.1, о т л и - ч а ю щ и й с я тем, что каждый из блоков памяти содержит с первого по Я-й элементы памяти, суммирующие и вычитающие элементы И и элементы ИЛИ, причем прямой выход каждого из элементов памяти является выходом соответствующего разряда блока памяти и для всех разрядов, кроме Я-го, подключен через суммирующий элемент И следующего разряда к единичному входу следующего элемента памяти, а инверсный выход каждого из элементов памяти соединен через вычитающий элемент И того же разряда с их же прямыми входами и для всех разрядов, кроме первого, через вычитающие элементы И и элементы ИЛИ с нулевыми входами младшего на единицу элемента памяти, вторые входы элементов ИЛИ объединены и образуют вход сброса, а прямой выход первого и инверсный выход Я-го элементов памяти соединены с первым и вторым входами первого элемента И, инверсный выход первогои прямой выход Я-го элементов памятисоединены с первым и .вторым входамивторого элемента И, выходы первогои второго элементов И соединены с пер.выми входами третьего и четвертогоэлементов И, вторые входы которыхявляются знаковыми входами блока памяти, а выходы соединены с.единичными нулевым входами триггера, прямойи инверсньщ выходы которого соедине"ны с первыми входами соответственнопятого и шестого элементов И, вторыевходы которых соединены. с синхронизирующими входамч всех элементов памяти и выходом седьмого элемента И,первый и второй входы которого являются соответственно тактовым иуправляющим входами блока памяти, приэтом первые входы восьмого и девятого элементов И соединены соответст-венно с прямым и инверсным выходамиЯ-го элемента памяти, вторые входыобъединены и соединены с инверсным 25 выходом триггера, а выходы соединеныс входами (Я+1)-го элемента ИЛИ, выход которого соединен с первым входом Я-го вычитающего элемента И,выход пятого элемента И соединен с ЗО вторым входом первого и третьимивходами остальных суммирующих элемен"тов И, а выход шестого элемента Исоединен с вторыми входами всех вычитающих элементов И..Сердюкова Корректор О.Кравцо Редактор И.Ш е аказ 5143/55 Тираж 92 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 1 роизводственно"полиграфическое предприятие, г. Ужгород, ул. Проектная