Устройство управления обменом информацией между эвм и внешним устройством

(191 1)4 СОб Р 132 с фФ,с Бюл, Р 28шкина, А. В. Гудилин СССР 1983, Технипо экспс. 208 идетельство 06 Р 13/14, оцессор М 2инструкция 2.ТО. 1982,к вычисть испол ном о тупа к роистваяется сокУстройслнад Т ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56) Авторское свУ 1154674, кл. СЦентральный прческое описание илуатации 3.858.38210, рис, 42,(57) Изобретение относитстельной технике и может бзовано для управления обммацией в режиме прямого дмяти между ЭВМ и внешнимими. Целью изобретения явлщение аппаратурных затрат ВО УПРАВЛЕНИЯ ОБМЕНОМЕЖДУ ЭВМ И ВНЕШНИМИ УСТво содержит выходы 1 предоставленийпрямого доступа к памяти, входы 2 требований прямого доступа к памяти, шину 3 предоставления прямого доступак памяти, шину 4 требования прямогодоступа к памяти, шину 5 подтверждения выбора, шину 6 установкй, блок 7приоритета, три элемента И 8, 9, 10,процессор 11, два триггера 12, 13,элемент И-НЕ 14, две линии задержки15, 16, элемент НЕ 17, триггер 18,линию задержки 19, пять магистральныхпередатчиков 20-24, шину 25 ввода,данных, шину 26 вывода данных, шину27 вывода байта шину 28 синхронизации активного устройства, шину 29 син- ахронизации пассивного устройства,группу шин 30 адрес-данные. Устройство обеспечивает управление вводом ивыводом данных между группой внешних (устройств и ЭВМ в режиме прямого доступа к памяти. 5 ил.,1 1413Изобретение относится к вычислительной технике и может быть использовано для управления обменом информацией в режиме прямого доступа кпамяти между ЭВМ, имеющими единый канал обмена информации, например ЭВМ"Электроника", и внешними устройствами пользователя.Цель изобретения - сокращение аппаратурных затрат устройства,10На фиг. 1 представлена структурнаясхема устройства; на фиг. 2 - временная диаграмма работы устройства в режиме "Ввод" на фиг. 3 - временныедиаграммы работы устройства в режиме"Вывод"; на фиг. 4 и 5 - функциональная схема блока приоритета и временные диаграммы его работы,Устройство содержит выходы 1 пре 20доставления прямого доступа к памяти(ППД-ППД ), входы 2 требований прямого доступа к памяти (ТПД -ТПД )шину 3 предоставления прямого доступак памяти (КППД), щину 4 требованияпрямого доступа к памяти (КТПД), шинут5 подтверждения выбора (КПВ), шину бустановки (КУСТ), блок 7 приоритета,элементы И 8-10, процессор 11, триггеры 12 и 13, элемент И-НЕ 14, элеменгы 15 и 16 задержки элемент НЕ17, триггер 18, элемент 19 задержки,первый 20 - третий,22, пятый 23 ичетвертый 24 передатчики, шину 25ввода данных (КВВОД), шину 26 выводаданных (КВЫВОД), шину 27 вывода байта (КБАЙТ), шину 28 синхронизации активного устройства (КСИА), шину 29синхронизации пассивного устройства(КА(Д).40Блок 7 приоритета содержит группыэлементов ИЛИ 31 и триггеров 32,элемент И-НЕ 33, группы элементов ИЗИ. 34 и 35 и элемент И-НЕ 36.Устройство работает следующим образом,Обмен данными происходит в режимепрямого доступа к памяти, при которомвнешнее устройство запросившее прямойдоступ к памяти и получившее предоставление прямого доступа к памяти,является активным устройством и беретуправление каналом на себя, т.е. должно формировать канальные сигналы:"КБАЙТ", При этом порядок выполненияопераций должен быть следующим:- устройство запрашива канал, вырабатывая сигнал КТПД; 639 2после завершения текущего каналапроцессор вырабатывает сигнал КПЩ,запрещая выработку следующего процессорного цикла канала;- устройство получает сигнал КППД,вырабатывает сигнал КПВ и снимаетсигнал КТПД;- процессор снимает сигнал КППД,ожидает завершения циклов "Ввод" кпиВывод- устройство получает канал и выпол"няет требуемые циклы "Ввод" или "Вывод".Когда передача данных заканчивается, устройство снимает сигнал КПВ ивозвращает управление каналом процес"сору,Если каждое внешнее устройствоформирует управляющие канальные сигналы, это приводит к увеличению аппаратурных затрат,Устройство управления обменом информации между ЭВМ и внешними устройствами формирует канальные сигналыпри обслуживании прямого доступа, атакже определяет последовательностьобслуживания запросов от внешних устройств.По включении питания процессор 11вырабатывает сигнал низкого уровняпо шине 6, который устанавливает вначальное состояние блок 7 и черезэлемент И 10 триггеры 12, 13 и 18,При поступлении от внешнего устройства по входам 2 сигнала ТПД блок7 формирует канальный сигнал низкогоуровня по шине 4 к процессору 11,который по окончании текущего циклавырабатывает ответный сигнал низкогоуровня по шине 3, Блок 7 формируетна выходах 1 сигнал низкого уровняППД тому внешнему устройству, чьетребование обслуживается, при этомсигнал поступает на вход элемента И 8,если происходит считывание из ОЗУ,т.е. режим "Ввод", или на вход элемента И 9, если происходит записьданных в ОЗУ, т.е. режим "Вывод".Распределение сигналов ППД междуэлементами И 8, 9 производится пользователем.В режиме "Ввод сигнал ПГЩ, пройдя элемент И 8, взводит триггер 12,сигнал низкого уровня с инверсноговыхода которого поступает на вход элемента И-НЕ 14, формирующего на выходесигнал высокого уровня, поступающийна входы магистрального передатчика24,При этом на выходе этого передат 3 14136чика 24 формируется канальный сигналнизкого уровня, поступающий по шине5 и в процессор 11.Сигнал с выхода элемента И-НЕ 14поступает также на вход элемента 16задержки и через определенное время,необходимое для подачи в канал кодаадреса ОЗУ по шинам 30, поступает насинхровход триггера 18, устанавливаяего в единичное состояние. Сигнал спрямого выхода триггера 18 поступаетна входы магистрального передатчика23, формирующего на выходе канальныйсигнал низкого уровня КСИА по шине28, по которому запоминается адресв ОЗУ,Сигнал низкого уровня с инверсноговыхода триггера 18 поступает на входэлемента 19 задержки и через определенное время, необходимое для снятияадреса с канальных шин 30, проходитчерез элемент НЕ 17, поступает высоким уровнем на вход магистральногопередатчика 20, на другом входе которого также имеется сигнал высокогоуровня с прямого выхода триггера 12,На выходе этого передатчика формируется сигнал низкого уровня КВВОД,посылаемый по шине 25 в процессор 11,По этому сигналу в ОЗУ считываютсяданные и по канальным шинам 30 посылаются внешнему устройству, где запоминаются по канальному сигналу КСИПв шине 29, который вырабатывает процессор 11.35Сигнал КСИП, пройдя через элементИ 10, сбрасывает триггер 12 и черезопределенное время, задаваемое элементом 15 задержки, триггер 18 приэтом последовательно снимаются сигна-.:10лы в шинах 25 и 28,Сигнал высокого уровня с инверсно го выхода триггера 18 через элемент19 задержки поступает на вход элемен 45та И-НЕ 14, на остальных входах одного элемента также имеется высокийуровень, следовательно, на выходе формируется сигнал низкого уровня, поступающий на входы магистрального передатчика 24, при этом снимается каналь ный сигнал в шине 5. На этом режимВвод заканчивается и управление каналом передается процессору 11.При режиме "Вывод" сигнал ППД,пройдя элемент И 9, взводит триггер 13, 55сигнал высокого уровня с прямого выхо.да этого триггера поступает на входмагистрального передатчика 22, форми 394руя канальный сигнал КБАЙТ, поступающий по шине 27 в процессор 11. Сигнал КБАЙТ необходимо формировать вадресной части режима "Вывод".Канальные сигналы в шинах 5 и 28формируются, как было описано в ремне "Ввод". Внешнее устройство посигналу КПВ выставляет код адресав канальные шины 30, который запоминается в ОЗУ по сигналу КСИА, а затем на канальные шины 30 внешнее уст"ройство выставляет данные.Сигнал низкого уровня с инверсноговыхода триггера 18 через элемент 19задержки поступает на вход магистрального передатчика 2 1, снимая канальный сигнал КБАЙТ, и через элементНЕ 17 на входы магистрального передатчика 2 1 и 20, При этом на выходемагистрального передатчика 22 формируется канальный сигнал КВЫВОД пошине 2 б, по которому в ОЗУ записываются данные от внешнего устройства.Когда данные будут записаны, про"цессор 11 выдает сигнал КСИП по шине29, по которому снимаются канальныесигналы КВЫВОД, КСИА, КПВ, как былоописано в режиме "Ввод",Обмен данными по инициативе внешнего устройства может выполнятьсяпри прямом доступек памяти и в режиме прерывания программы.Обмен данными в режиме прерыванияпрограммы - это выполнение программыобслуживания по требованиям внешнегоустройства, Процессор при этом приостанавливает вполнение текущей программы, чтобы обслужить запрашивающее устройство, По завершении выполнения программы обслуживания процес-.сор возобновляет выполнение прерванной программы с того места, где онабыла прервана,Блок 7 приоритета работает следующим образом,Сигнал низкого уровня по шине 6сбрасывает триггеры 32, при этом навыходе элемента И-НЕ 33 появляетсясигнал низкого уровня, разрешающийпрохождение по входам 2 ТПД.При поступлении ТПД по входам 2на выходах элементов ИЛИ 31 формируются сигналы низкого уровня, которые по Б-входу устанавливают соответ"ствующие триггеры 32, Сигналы с нулевых выходов триггеров 32 поступаютна входы элемента И-НЕ 33, на выходекоторого формируется сигнал высокогоуровня, блокирующий прохождение последующих ТПД и поступающий на входэлемента И-НЕ 36.Так как уровень канального сигналаКПВ на шине 5 высокий элемент И-НЕ 365формирует на выходе канальный сигналнизкого уровня по шине 4 к процессору 11, который по окончании текущегоцикла вырабатывает ответный сигналнизкого уровня но шине 3, поступающийна входы элементов ИЛИ 34 и 35.Если установлен триггер 32 по ТПД,то на выходе первого элемента ИЛИ 35формируется сигнал предоставления прямого доступа ППД низким уровнем, ана выходе первого элемента ИЛИ первойгруппы 34 имеется сигнал высокого уровня, запрещающий дальнейшее прохождение сигнала КППД.2Если триггер 32 по ТПД 1 не уста, новлен, то на выходе первого элемента ИЛИ 35 имеется, высокий уровень сигналов, а на выходе первого элементаИЛИ 34 формируется сигнал низкого уровня и поступает на входы следующихэлементов ИЛИ 34 и 35. Если следующийтриггер 32 установлен, то формируется сигнал ППД на выходе 1, как описано выше а если не установлен, то сигнал с выхода элемента ИЛИ 34 проходит дальше, последовательно опрашивая каждую схему требования прямого доступа до первого установленного триггера 32,Получив сигнал ППД и канальный сигнал низкого уровня 1(ПВ по шине 5, на выходе элемента И-НЕ 36 формируется сигнал высокого уровня, что соответствует снятию канального сигнала на шине 4. После снятия канального сигнала на шине 4 процессор 11 снимает ка 10 нальный сигнал на шине 3, при этом сигнал ППД на выходе элемента ИЛИ 35, соответствующего обслуживаемому требованию, передним фронтом сбрасывает обслуживаемый триггер 32.По окончании обмена после снятия сигнала 1(ПВ в шине 5, если еще есть установленные триггеры 32, на выходе элемента И-НЕ 36 формируется канальный сигнал низкого уровня по шине 4 50 к процессору 11 и цикл обслуживания прямого доступа к памяти повторяется, как описано выше, до тех пор, пока не будут обслужены все установленные триггера 32. 55Как только будет сброшен последний установленный триггер 32, на выходе элемента И-НЕ 33рмируется сигнал низкого уровня, что соответствует снятию блокировки требований,и требования прямого доступа от внешних устройств по входам 2, которыепришли за время обслуживания предыдущих, запоминаются в триггерах 32 ивсе повторяется снова. Формула и э о б р е т е н и яУстройство управления обменом информацией между ЗВМ и внешними устройствами, содержащее первый элемент И, первый и второй триггеры, элемент И-НЕ, элемент НЕ, первый - третий магистральные передатчики и первый элемент задержки, о т л и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат, устройство содержит второй и третий элементы И, третий триггер, второй и третий элементы задержки, блок приоритета, четвертый и пятый магистральные передатчики, причем группа выходов предоставления прямого доступа блока приорите" та соединена с группами входов первого и второго элементов И, выходы которых соединены соответственно с уста новочными входами первого и второго триггеров, входы сброса которых подключены к выходу третьего элемента И; и через первый элемент задержки - к входу сброса третьего триггера, инверсным выходом соединенного через второй элемент задержки с первым входом элемента И-НЕ, второй и третий входы которого подключены соответственно с инверсными выходами первого и второго триггеров, прямой выход первого триггера подключен к информационному входу первого магистрального передатчика, управляющим входом соединенного с управляющим входом второго магистрального передатчика, и через элемент НЕ к выходу второго элемента задержки и управляющему вхо" ду третьего магистрального передатчика, информационные входы второго и третьего магистральных передатчиков подключены к прямому выходу второго триггера, входы четвертого и пятого магистральных передатчиков соединены соответственно с выходами элемента И-НЕ и прямым выходом третьего триггера, синхровход третьего триггера соединен через третий элемент задержки с выходом элемента ИНЕ, выходы первого - пятого магистральных передатчиков являются соот1413639 КСИМ юдыгод ветствующими выходами устройства дляподключения к входным шинам управления и синхронизации внешних устройствпервый вход третьего элемента И является входом устройства для подключения к выходной шине синхронизациивнешнего устройства, второй вход третьего элемента И является входом устройства для подключения к выходнойшине устновки ЭВМ и соединен с входом сброса блока приоритета, синхронизирующий вход которого соединен НАй . 15-00 4 ес аакныг аа Ю-ПП 4 д ес Данные с выходом четвертого магистральногопередатчика, группа запросных входовявляется группой входов устройствадля подключения к выходам требованийпрямого доступа внешних устройств,вход разрешения и выход требованияпрямого доступа блока приоритета являются соответствующим вхсдом и выходом устройства для подключения к выходу предоставления прямого доступак,входу требования прямого доступаЭВМ, 1413639