Устройство для вывода графической информации

анарин ля вывода ЭВМ, Цел ГОСУДАРСТВЕННЫИ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ОПИСАНИЕ ИЗ АВТОРСКОМУ СВИДЕТЕЛЬСТ(56) Авторское свидетельство СССРУ 1238 142, кл. С 09 С 1/08, 1984.Авторское свидетельство СССР9 930355, кл. С 09 С 1/08, 1979.(54) УСТРОЙСТВО ДЛЯ ВЫВОДА ГРАФИЧЕКОЙ ИНФОРМАЦИИ(57) Изобретение относится к вычилительной технике и автоматике иможет быть использовано дграфической информации из изобретения - повышение быстродействия устройства - достигается введением счетчика 2 адреса, одновибраторов 8 и 9 и соответствующих функциональных связей, а также выполне"нием распределителя 4 импульсов. Всостав распределителя импульсов входят сдвигающий регистр, дешифратор,две группы элементов И, шесть элементов И и три триггера, Изобретениепозволяет выполнять маскирование,перестановку и размножение частейизображения путем указания адресовмодификации, эа счет чего повьппаетсябыстродействие устройства при выводеграфической информации. 1 з.п. ф-лы,3 ил.Изобретение относится к вычислительной технике и автоматике и можетбыть использовано для выводя графической информации из ЭВ 11.Цель изобретения - повышение быстродействия устройства.На фиг. 1 предстанлена структурная схема устройства; на Фиг. 2структурная схема распределителя им.пульсов, на Фиг, 3 - структурнаясхема блока синхронизации,Устройство содержит блок 1 памяти, счетчик 2 адреса, модуляционныйблок 3, распределитель 4 импульсов, 15блок 5 синхронизации, коммутатор (эадреса, телевизпонньгй индикатор 7,первый одновибратор 8, второй одновибратор 9. Позициями 10, 11, 12 и13 обозначены соответственно выход, 20упранляющий вход, адресные входы,информационные входы устройства.Распределитель 4 импульсов содср"жит сдвигающий регистр 14, дешифратор 15, первый триггер 16, первый 25элемент И 17, второй элемент И 18,первую группу элементов И 19, торую группу элементов И 20, четвертый элемент И 21, шестой элементИ 22, третий элемент И 23, третийтриггер 24, второй триггер 25, пятый элемент И 26.Блок синхронизации содержит генератор 27 импульсов, счетчик 28 точек,счетчик 29 строк, блок дешифраторов30, четнертый 31, пятый 32 шестой33, седьмой 34 триггеры, аналоговыйсумматор 35.Устройство работает следующимобразом,Генератор 27 импульсов вырабатыва.ет тактовые импульсы высокой частоты, соответствующей требуемой дискретизации растра экрана по горизонтали, которые поступают на вход 45счетчика 28 точек. КоэфФициент пересчета счетчика 28 точек соответствует телевизионному стандарту длительности строчной развертки, Сигнал свыхода старшего разряда счетчика 28точек поступает на вход счетчика 29строк, который осуществляет пересчет строк изображений в кадре и имеет период пересчета, соответствующий длительности кадровой развертки.Выбор разрешакгщей способности экрана55происходит посредством использова ния выходи старших разрядов счетчика 28 точек псчетчика 29 строк для вьделения видимого хода луча и сиг- налов синхронизации строчной и кадровой рязнерток соответственно. С этойцелью сигггалы с выходов старших разрядов счетчика 28 точек и счетчика 29 строк поступают на входы блока дешифраторов 30, который Формирует сигнапы строчного синхроимпулгса, выдаваемого четвертым триггером 31, строчной защитной полосы, выдаваемой пятым триггером 32, кадроного синхроимпульса, ныдаваемого шестым триггером 33, кадровой защитой полосы, выдаваемой седьмым триггером 34. Сигггалг строчного синхроимпульса, с гроч" ной защитной полосы, кадрового синхропмпупьса и кядрозой защитной полосы поступают соответственно с выходов четвертого триггера 31, пятого триггера 32, шестого триггер 33 и седь.- мого триггера 34 пя гзхогы аназогоого сумматора 35, нашкоде которого вырабатываются импульсы, соответствующгцз требуемодискретизацги растр экрана телевизионного индикагоря 7 и управляющие разверткой последн го. Тактовые импульсы вырабагыпаемые генератором 27 импульсов, поступают гякже я такогзый вход сдвигогзого регистра 14 и двзифраторл 15, 11 ладшие 1 Зазряды снечика 28 гочек поступают па входы дешггфратора 5. а также на входы первой группы глемен гог 11 19 пторой группы элементов И 20, Сигналы строчной защитной полосы с вьгхода пятого триггера 12 пост, пают па входы первого 8 и второго 9 одновибраторов, Сигналы кадровой защитной полосы с выхода седьмого триггера 34 сбрасывают в "0" .четник адреса 2 и удерживают последний в нулевом состоянии пО н течение всей кадровой защитной полосы. В блоке 1 памяти каждой точке соответствует один бит, кодирующий ее яркость, При этом координаты изображения, записанного в блоке 1 памяти, образуют поле математических координат, размерностью по горизонтали 11 точек и по вертикали 11 з точек с началом координат в нижнем левом углу. Разрядность слов блока 1 памяти равняется с 1 где д удовлетгзо 1 зяет ус повиюОбъем же блока 1 памяти составляет М,( - + 1) слов (предполагается, что М, делится на д нацело). Считывание слов из блока 1 памяти организовано так, что на видимом ходе строки считывается МЙ слов, а (М/д +1)-е слово считывается сразу же после окончания видимого хода строки и его содержимое является адресом модификации, определяющим с какого адреса начнется считывание слов в следующей строке. Для этого адрес модифика ции на обратном ходе строки переписывается в счетчик 2 адреса. Устанон11 1ка в 0 счетчика 2 адреса производится сигналом кадрового гасящего импульса, поступающего на первый вход счетчика 2 адреса. Задним же фронтом импульса записи, поступающего с выхода второго однонибратора 9А который так же, как и первый однонибратор 8, запускается сигналом строчного гасящего импульса, в счетчик 2 адреса заносится адрес модификации. Изменение адресов н счетчике 2 адреса осуществляется импульсами конца цикла блока 1 памяти, поступающими с первого выхода дешифратора 15 на тактовый нход счетчика 2 адреса. Выходы счетчика 2 адреса являются адресами считывания слов из блока 1 памяти. Формирование временной диаграмсы записи и считывания слов для блока1 памяти осуществляет распределительмпульсов. Происходит это следующим4 иобразом, В режиме считывания информации из блока 1 памяти распределитель 4 импульсов формирует временную диаграмму цикла считывания и управляет работой модуляционного блока 3. Сигналы временной диаграммы цикла считывания формируются на выходах раэрядон сдвигового регистра 14, который в течение цикла считывания поразрядно выдвигает "1", а в конце цикла сбрасывается в "0" сигналом с выхода дешифратора 15, который выра" бытает временную последовательностьимпульсов на протяжении цикла считывания. Этим же сигналом окончания цикла перебрасывается первый триггер 16, который определяет, на какой регистр и мультиплексор модуляционного блока поступают сигналы записи с выходов первого 17 и второго 18 элементов И и сигналы управления мультиплексорами с выходов первой 19 и второй 20 групп элементов И. Временная диаграмма цикла заггисиинформации реализуется следующимобразом. Адрес записываемого слонапо шинам 12 поступает на вторыевходы коммутатора 6 адреса, а информационное слово по шинам 13 поступает на информационные входы блока1 памяти. Ло сигналу "Требование за 1110 писи, поступающему по шине1 врас пределитель 4 импульсов, ус тананлинается н "1" третий триггер 24, Сприходом на тактовый вход второготриггера 25 строба выделения цикла 15 последний устанавливается в 11111 исбрасывает в "0" третий триггер 24,Так как на выходе третьего триггера24 устанавливается "0", то следующий строб выделения цикла сбрасына 1 11е т в 0 второй триггер 2 5 . Выделенный ц а выходе второго триггера 2 5импульс , проходя через пятый элемент2 6 И , р аз решает фо рми ров ание н атретьем элементе 2 3 И сигнала " Конец 25 обмена 1, поступающего по шине 10 вЭВМ и прохождение через четвертьпэлемент 21 И сигнала записи, который, поступая на вход записи блока1 памяти, производит запись слова.Сигнал цикла считывания (МЯ + 1)-гослова с адресом модификации послеокончания видимого хода строки формируется первым одновибратором 8. Если сигнал "Требование записи" приходит перед началом этого цикла тоУсигнал с выхода первого однонибратора 8, поступая на перные входы пятого 26 и шестого 22 элементов И, блокирует запись на ближайший цикл так, 40 чтобы сначала прошло считывание адреса модификации из (МЙ + 1)-го слова, а затем уже прошел цикл записислова в блок 1 памяти. Тем самымпредотнращается сбой в разверткеиэображения, вызванный неправильным 4 б заданием адреса модификации при совпадении по времени циклов записислова и считывания (Мх/Й + 1)-гослова н строке.При нормальной (без модификации) 50 последовательности считывания строкв (М 1(/д + 1)-е ячейки заносятся адреса по правилуА )/ Ф 1)1),1399809 10 15 тов. 45 При изменении последовательности считывания строк, например, при модификации, начиная с 1-й строки, достаточно все адреса модификации, начиная с 1-го слова сверху, изменить на константу модификации, 1 Предлагаемое устройство обеспечивает повышение быстродействия устройства для вывода графической информации, так как позволяет выполнять маскирование, перестановку и размножение частей изображения путем указания адресов модицикации в (ИЙ + + 1)-е ячейки блока 1 памяти без перегенерации модифицируемых фрагменФормула изобретения20 1, Устройство для вывода графической информации, содержащее блок памяти, модуляционный блок, телевизионный индикатор, распределитель импуль 25 сов, коммутатор адреса, блок синхронизации, выходы блока памяти соединены с информационными входами модуляционного блока, адресные входы блока памяти соединены с выходом коммутатора адреса, а управляющие входы блока памяти соединены с первым и вторым выходами распределителя импульсов, выход модуляционного блока соединен с видеовходом телевизионного индикатора, управляющие входы 35 модуляционного блока соединены с выходами группы распределителя импульсов, синхровход телевизионного индикатора соединен с первым выходом блока синхронизации, первый и второй 40 синхровходы распределителя импульсов соединены с вторым и третьим выходами блока синхронизации, управляющий вход коммутатора адреса соединен с третьим выходом распределителя импульсов, отличающеесятем, что, с целью повышения быстродействия устройства, оно содержит счетчик адреса, первый и второй одновибраторы, информационные входы счет чика адреса соединены с выходамиблока памяти, выходы счетчика адреса соединены с первыми информационными входами коммутатора адреса, управляющие входы счетчика адреса соединены с четвертым выходом распределителя импульсов и выходом второго одновибратора соответственно, синхровход счетчика адреса соединен с четвертым выходом блока синхронизации, входы одновибраторив соединены с пятым выходом блока синхронизации, выход первого одновибратора соединен с первым управляющим входом распре - делителя импульсов, второй управляющий вход распределителя импульсов является управляющим входом устройства, вторые информационные входы коммутатора адреса являются адресными входами устройства, пятый выход распределителя импульсов является выходом сигналаКонец обмена"устройства, информационные входыблока памяти являются информационными входами устройства. 2Устройство по и, 1, о т л и ч а ю щ е е с я тем, что распределитель пмпульсов содержит сдвигающий регистр, управляющий вход которого является первым синхровходом распределителя и соединен с первым информационным входом дешифратора, второй информационный вход дешифратора является вторым синхровходом распределителя и соединен с первыми входами элементов И первой и второй групп, вторые входы элементов И первой группы соединены с инверсным выходом первого триггера и первымвходом первого элемента И, второйвход которого и первый вход второгоэлемента И соединены с первым выходом дешифратора, второй выход дешифратора соединен с входом первоготриггера, первым входом третьегоэлемента И, информационным входомсдвигающего регистра и является четвертым выходом распределителя, первый выход сдвигающего регистра является первым выходом распределителя, второй выход сдвигающего регистра соединен с первым входом четвертого элемента И, выход которого является вторым выходом распределителя, второй вход четвертого элементаИ соединен с выходом пятого элементаИ, вторым входом третьего элементаИ и является третьим выходом распределителя, первый вход пятого элементаИ является первым управляющим входомраспределителя и соединен с первымвходом шестого элемента И, второйвход которого соединен с третьим выходом дешифратора, выход шестогоэлемента И соединен с первым входомвторого триггера, второй вход которого соединен с выходом третьеготриггера, первьЯ вход третьего триггера является нторьм управлявщимв ходом рас преде пителя, а вто рой н ходсоединен с инверсным выходом второго триггера, прямой выход второго григгера соединен с вторым нходомпятого элемента И, выход третьего элемента И является пятым выходомраспределителя, вторые нходм второго элемента И и элементов И второйгруппы соединены с прямым выходомпервого триггера, выходы первого ивторого элементон И и элементов Ипервой и нторой групп являются грунфпой ныходон распределителя.